一位全加器

一位全加器的设计一、实验要求（1）用原理图输入设计方法或者硬件描述语言设计方法皆可（2）如果是原理图，把图贴出来，如果是代码，附上代码（3）写清楚设计过程（4）用仿真波形说明全加器功能正确二、实验目的1、学会在仿真平台上进行设计实验验证及时序仿真。2、进一步熟悉利用quartusⅡ进行电路系统设计的一般流程。3、掌握1位全加器原理图输入设计的基本方法及过程。4、进一步提高学生运用所掌握的数字电子电路的分析方法与分析实际电路的基本技能，并了解基本逻辑单元电路在生活中的应用。三、实验原理全加器是一个能对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路。该电路有3个输入变量，分别是2个加数A、B及1个低进位Cin，两个输出变量，分别是本位S和向高进位Co。用原理图输入法构造一位全加器，并进行时序仿真。1、全加器真值表分析：输入A输入B输入Cin输出S输出Co0000000110010100110110010101011100111111由真值表写逻辑函数表达式S=A⊕B⊕CinCo=ACin+BCin+AB画原理图时，用到2个异或门，3个二端口与门，一个三端口或门。2、设计原理图：四、实验结果连接时没有错误，进行波形仿真，输入端A、B、Cin周期分别为10ns、20ns、30ns得到波形图如下：仿真波形分析：输入：A=0、B=0、Cin=0时，输出S=0、Co=0输入：A=1、B=0、Cin=0时，输出S=1、Co=0输入：A=0、B=1、Cin=0时，输出S=1、Co=0输入：A=1、B=1、Cin=1时，输出S=1、Co=1五、实验结论本实验实现的是简单层面上设计加法器的功能，而没有考虑到从加法器的性能上选择实验。虽然设计上没有实现，但是我们理论上分析和讨论不同的加法器选择不同门电路在性能上的差别。从而得知在不同的计算机内部采用不同的加法器机制，在具体设计时需要根据具体的应用环境和实现工艺确定采用哪一种加法器。加法器的性能可以从延迟、功耗、面积等方面进行分析。具体的分析方法有三种：一是通过门级模拟器来估算加法器的性能；二是采用标准单元库对每种加法器进行逻辑综合和布局布线来设计电路，然后从版图中反提取电路参数，针对其参数进行电路的模拟，从中得出各种加法器的比较结果；三是通过物理实验在芯片上实现各种加法器，然后通过实际测量进行比较。六、实验小结课程设计是培养学生综合运用所学知识，发现、提出、分析和解决实际问题，锻炼实践能力的重要环节，是对学生实际工作能力的具体训练和考察过程。通过本次课程设计，不仅巩固了我在数字电子技术基础中所学过的知识，还掌握了QuartusⅡ的一些基本运用方法，收获良多。此次我初次接触课程设计，过程还不够完善，其中的不足还望谅解指正。参考文献：【1】电子技术基础数字部分（第四版）康华光，邹寿彬华中理工大学电子学教研室编【2】基于VHDL语言与QuqrtusⅡ软件的可编程逻辑器件应用【3】GPLD/FPGA与ASIC设计实践教程（第二版）陈赜邹道胜朱如琪科学出版社