第 14 章 触发器和时序逻辑电路 电工学简明教程

第14章触发器和时序逻辑电路第14章触发器和时序逻辑电路第14章触发器和时序逻辑电路第14章触发器和时序逻辑电路数字电路按照功能的不同分为两类：组合逻辑电路；时序逻辑电路。时序逻辑电路的特点：它的输出状态不仅决定于当时的输入状态，而且还与电路的原来状态有关，也就是时序逻辑电路具有记忆功能。组合逻辑电路的特点：只由逻辑门电路组成，它的输出变量状态完全由当时的输入变量的组合状态来决定，而与电路的原来状态无关，它不具有记忆功能。触发器是时序逻辑电路的基本单元。第14章触发器和时序逻辑电路第14章触发器和时序逻辑电路14.1双稳态触发器14.2寄存器14.3计数器14.4由555计时器组成的单稳态触发器和无稳态触发器*14.5举例应用第14章触发器和时序逻辑电路14.1双稳态触发器其有两个稳定的工作状态分类:1．按逻辑功能2．按其结构RS触发器、JK触发器、D触发器主从型触发器、维持阻塞型触发器特点：具有记忆功能第14章触发器和时序逻辑电路14.1.1RS触发器1．基本RS触发器Q&&DSDRQ逻辑图G1G2DRSRQ图形符号DSQ基本RS触发器由两个与非门交叉连接而成，使其具有记忆功能。它有两个输出端Q和，两者的逻辑状态应相反。Q有两个稳定状态：(1)Q=0，Q=1，称为复位状态(0态)；(2)Q=1，Q=0，称为置位状态(1态)。第14章触发器和时序逻辑电路有两个直接输入端RDSD平时固定接高电位，处于1态。加负脉冲后，触发器的状态发生翻转。SD直接置位端(也称置1端)RD直接复位端(也称置0端)加触发负脉冲时Q端的波形图为了分析方便，设：Qn为原来的状态，称为原态；Qn+1为加触发信号后的状态，称为新态或次态。Q&&DSDRQ逻辑图G1G2第14章触发器和时序逻辑电路Q&&DSDRQ逻辑图G1G2由逻辑图可求出基本RS触发器的逻辑式nnnnQRQQSQD1D1，也可简记为QRQQSQDD，以下分四种情况分析其状态转换和逻辑功能。第14章触发器和时序逻辑电路DD1RS，01()DDQRQQSQ，10当端加负脉冲时，不论触发器的初始状态是1态，还是0态，均有DR即将触发器置0或保持0态。当负脉冲除去后触发器的状态保持不变，实现记忆功能。即置0端有信号状态转换过程图解SD(1)RD(0)Q(1)Q(0)QRQQSQDD,Q&&DSDRQ逻辑图G1G2第14章触发器和时序逻辑电路即置1端有信号即将触发器置1或保持1态。当负脉冲除去后触发器的状态保持不变，实现记忆功能。DD,QRQQSQ01当端加负脉冲时，不论触发器的初始状态是1态，还是0态，均有DS状态转换过程图解SD(0)RD(1)Q(0)Q(1)G1G2QRQQSQDD,Q&&DSDRQ逻辑图DD2RS，10()第14章触发器和时序逻辑电路DD3RS，11()DD11QSQQQRQQQ，这种情况，即将触发器保持原状态不变。DD4RS，00()这种输入状态下，当负脉冲除去后，将由各种偶然因素决定触发器的最终状态，因而禁止出现。基本RS触发器的逻辑状态表QDSDR01010111不变00禁用第14章触发器和时序逻辑电路2．可控RS触发器DRSRQ图形符号DSS1SR1RC1QCP&&Q&&DSQDRRSCP逻辑电路增加了G3和G4组成的导引电路，时钟脉冲CP是一种控制命令，通过导引电路实现对输入端R和S的控制，即当CP=0时，不论R和S端的电平如何变化，G3门和G4门的输出均为1，基本触发器保持原状态不变。S是置1信号输入端，高电平有效R是置0信号输入端，高电平有效增加了时钟脉冲输入端CPG1G2G4G3第14章触发器和时序逻辑电路只有当时钟脉冲来到后，即CP=1时，触发器才按R、S端的输入状态来决定其输出状态。和是直接置0和直接置1端，就是不经过时钟脉冲的控制可以对基本触发器置0或置1，一般用于强迫置位。在工作过程中它们处于1态。DRDS可控RS触发器的逻辑式，QCPSQQCPRQ&&Q&&DSQDRRSCP逻辑电路G1G2G3G4第14章触发器和时序逻辑电路可分四种情况分析CP=1时触发器的状态转换和逻辑功能，见下表。可控RS触发器的逻辑状态表Qn+100Qn01110011不定RS可见当输入信号R和S的状态相反时，时钟脉冲来到后，输出Q端的状态总是与S端相同。&&Q&&DSQDRRSCP逻辑电路G1G2G3G4第14章触发器和时序逻辑电路CPRS可控RS触发器的工作波形图(初态Q=0)Q不定因为RS触发器的输入信号组合存在着禁用组合，所以为了克服这种现象引出了JK触发器、D触发器。第14章触发器和时序逻辑电路14.1.2JK触发器KQRQJS,主触发器的输出端Q与从触发器的S端相连，端与从触发器的R端相连。非门的作用是使两个触发器的时钟脉冲信号反相。Q它由两个可控RS触发器串联组成，分别称为主触发器和从触发器。J和K是信号输入端，它们分别与和Q构成与逻辑关系，成为主触发器的S端和R端，即QDRSRQ图形符号DSJ1JK1KC1QCPDRQ＇DSJKQCPQSRQCP主触发器从触发器1SR逻辑电路第14章触发器和时序逻辑电路逻辑功能分析(1)J=1，K=1设时钟脉冲来到之前(CP=0)触发器的初始状态为0。这时主触发器的01KQRQJS，当时钟脉冲来到后(CP=1)，Q端由01，使从触发器的S=1，R=0，当CP从1下跳为0时，非门输出为1，从触发器也翻转为1态，从触发器与主触发器的状态是一致的。反之，设触发器的初始状态为1，同样可分析出，主、从触发器都翻转为0。DRQ＇DSJKQCPQSRQCP主触发器从触发器1SR逻辑电路第14章触发器和时序逻辑电路JK触发器计数波形图CPQQJK触发器在J=1，K=1的情况下，来一个时钟脉冲，它就翻转一次，即Qn+1=，此时触发器具有计数功能。Qn第14章触发器和时序逻辑电路DRQ＇DSJKQCPQSRQCP主触发器从触发器1SR逻辑电路设触发器的初始状态为0。当CP=1时，由于主触发器的S=0，R=0，Q端的状态仍为0，保持不变。当CP下跳时，由于从触发器的S=0，R=0，也保持0态不变。(2)J=0，K=0如果初始状态为1，同样可分析出，一个时钟脉冲来到后，将保持1态不变。即nnQQ1第14章触发器和时序逻辑电路DRQ＇DSJKQCPQSRQCP主触发器从触发器1SR逻辑电路(3)J=1，K=0可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是1态。(4)J=0，K=1可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是0态。第14章触发器和时序逻辑电路主从型触发器具有在CP从1下跳为0时翻转的特点，也就是具有在时钟脉冲下降沿触发的特点。主从型JK触发器的逻辑状态表Qn+100Qn01010111JKQnJK触发器波形图JKQCP第14章触发器和时序逻辑电路14.1.3D触发器总之，输出端Q的状态和该脉冲来到之前输入端D的状态一致。即nnDQ1DRSRQDSJ1JK1KC1QCP1D逻辑图可以将JK触发器转换为D触发器，如右图所示。当D=1，即J=1，K=0时，在CP的下降沿触发器翻转为(或保持)1态；当D=0，即J=0，K=1时，在CP的下降沿触发器翻转为(或保持)0态。——数据触发器第14章触发器和时序逻辑电路逻辑符号DRSRQDSD1DC1QCPD触发器的逻辑状态表DnQn+10011国内生产的D触发器主要是维持阻塞型，是在时钟脉冲的上升沿触发翻转，图形符号如下上升沿D触发器逻辑符号DRSRQDSD1DC1QCPD触发器上升沿波形图CPDQ第14章触发器和时序逻辑电路Q1DC1QCPD触发器转换为T触发器也可将D触发器转换为T触发器，如下图所示。它的逻辑功能是每来一个时钟脉冲，翻转一次，即，具有计数功能。nnQQ1第14章触发器和时序逻辑电路14.2寄存器寄存器用来暂时存放参与运算的数据和运算结果。14.2.1数码寄存器下图是由可控RS触发器(上升沿触发)组成的4位数码寄存器，这是并行输入/并行输入的寄存器。工作之初要先清零。4位数码寄存器1SC11RFF3Q3Q3&Q31d31SC11RFF2Q2Q2&Q21d21SC11RFF1Q1Q1&Q11d11SC11RFF0Q0Q0&Q01d0E取出清零寄存CPRD第14章触发器和时序逻辑电路14.2.2移位寄存器移位寄存器不仅有存放数码而且有移位的功能。所谓移位，就是每当来一个移位正脉冲，触发器的状态便向右或向左移1位。移位脉冲CPQJKQQ0QJKQQ1QKQQ3QJKQQ21DR清零D数码输入上图是由JK触发器组成的4位移位寄存器。FF0接成D触发器，数码由D端输入。设寄存的二进制数为1011，按移位脉冲(即时钟脉冲)从高位到低位依此串行送到D端。经过四个时钟脉冲，数码依次存入各触发器。FF3FF2FF1FF0第14章触发器和时序逻辑电路移位脉冲数寄存器中的数码移位过程Q3Q2Q1Q00123400000001001001011011清零左移1位左移2位左移3位左移4位Q0Q1Q2Q3QJKQQJKQQKQQJKQ1DR清零D数码输入移位寄存器状态表FF3FF2FF1FF0第14章触发器和时序逻辑电路14.3计数器计数器能累计输入脉冲的数目，可以进行加法、减法或两者兼有的计数。可分为二进制计数器、十进制计数器及任意进制计数器。第14章触发器和时序逻辑电路14.3.1二进制计数器4位二进制加法计数器的状态表计数脉冲数二进制数十进制数Q3Q2Q1Q0012345678000000010010001101000101011001111000012345678计数脉冲数二进制数十进制数Q3Q2Q1Q09101112131415100110101011110011011110111191011121314151600000第14章触发器和时序逻辑电路1．异步二进制加法计数器由二进制加法计数器的状态表可见：(1)每来一个时钟脉冲，最低位触发器翻转一次；(2)高位触发器在相邻的低位触发器从1变为0进位时翻转。可用4个主从型JK触发器来组成异步4位二进制加法计数器。由于计数脉冲不是同时加到各触发器，它们状态的变换有先有后，因而是异步计数器。Q3Q2Q0Q1QJKQFF3QJKQFF2CPCPQJKQFF1CPQJKQFF0DR清零CP计数脉冲第14章触发器和时序逻辑电路二进制加法计数器的工作波形图(以3位为例)Q0Q1Q2CP12345678Q3Q2Q0Q1QJKQFF3QJKQFF2CPCPQJKQFF1CPQJKQFF0DR清零CP计数脉冲第14章触发器和时序逻辑电路计数脉冲数二进制数Q3Q2Q1Q0012345678000000010010001101000101011001111000计数脉冲数二进制数Q3Q2Q1Q0910111213141510011010101111001101111011111600002．同步二进制加法计数器第14章触发器和时序逻辑电路2．同步二进制加法计数器如果计数器仍由四个主从型JK触发器组成，由二进制加法计数器的状态表可得出各位触发器J、K端的逻辑关系式：(1)第一位触发器FF0，每来一个时钟脉冲就翻转一次，故J0=K0=1；(2)第二位触发器FF1，在Q0=1时再来一个时钟脉冲才翻转，故J1=K1=Q0；(3)第三位触发器FF2，在Q1=Q0=1时再来一个时钟脉冲才翻转，故J2=K2=Q1Q0；(4)第四位触发器FF3，在Q2=Q1=Q0=1时再来一个时钟脉冲才翻转，故J3=K3=Q2Q1Q0。由上述逻辑关系可得出同步二进制加法计数器的逻辑图。第14章触发器和时序逻辑电路由主从型JK触发器组成的同步4位二进制加法计数器QQQQQQQQQ3Q2Q0Q1DRCP1J1KFF3FF2FF1FF0C11J1KC11J1KC11J1KC1第14章触发器和时序逻辑电路14.3.