quartusii_使用方法

1QuartusII软件使用网络引自成都信息工程学院2一、准备1、使用QuartusII软件之前，请确保软件已正常破解若启动QuartusII时看到如下界面，则说明软件尚未正常破解，需要破解后才能正常使用：将本机D:\Altera目录下的License.Dat文件中的MAC号即完成破解;右图所示为查看本机MAC地址（实际地址）的方法。32、QuartusII6.0主界面操作环境1、ProjectNavigator（工程管理器）2、Messagewindow（信息窗口）2、Statuswindow（状态窗口）43、常用工具栏Toresetviews:1.ToolsCustomizeToolbarsResetAll2.RestartQuartusIIWindow&newfilebuttonsCompilerreportFloorplanExecutioncontrolsDynamicmenus若QuartusII界面上一些默认的按钮被关闭，影响使用，可按右边的操作步骤来复原5工程创建时的准备工作QuartusII通过“工程（Project）”来管理设计文件，必须为此工程创建一个放置与此工程相关的所有设计文件的文件夹；此文件夹名不宜用中文，也最好不要用数字，应放到磁盘上容易找到的地方，不要放在软件的安装目录中；建立完工程文件夹后再进行后续操作……二、在QuartusII6.0环境下建立工程61、项目创建向导工程文件名，任取，建立在用户自己的目录下，不要使用软件的安装目录或系统目录选择工作路径顶层实体名，一般和工程名相同文件菜单基于已有项目创建工程（一般不使用）7添加用户的设计文件•Graphic(.BDF,.GDF)•AHDL•VHDL•Verilog•EDIFNotes:•Filesinprojectdirectorydonotneedtobeadded•Addtoplevelfileiffilename&entitynamearenotthesame-选中待添加的文件后点击“Add”，若暂无文件，直接点击“Next”Adduserlibrarypathnames•Userlibraries•MegaCore®/AMPPSMlibraries•Pre-compiledVHDLpackages2、为创建的工程添加设计文件8选择CPLD/FPGA器件型号选择CPLD/FPGA器件所属系列3、器件选择本EDA实验背板所使用的器件为ALtera公司MAXII系列（Family）的EPM240T100C5（Avaliabledevices）9选择第三方EDA工具（如ModelSim、Synplify等）这里不需要4、EDA工具设置105、完成!（1）工程创建完毕，界面上在工程管理器处出现所选用的器件系列、器件名及工程文件名“epm240”；（2）可以看出：软件界面没有明显变化，需要用户再建立设计文件。11关于创建工程的补充说明（1）指定工程所在的工作库文件夹、工程名及设计实体名；（2）将设计文件加入工程中；（3）选择仿真器和综合器类型（默认“None”为选择QuartusII自带的）；（4）选择目标芯片（开发板上的芯片类型）；（5）工具设置（若都不选择，则使用QuartusII自带的所有设计工具）；（6）结束设置。工程建立后，若需要新增设计文件，可以通过Project/Add_Remove……在工程中添加新建立的设计文件，也可以删除不需要的设计文件。编译时将按此选项卡中列出的文件处理。12三、在QuartusII6.0工程下建立设计文件1、在File菜单下点击“New”，即弹出用户设计建立向导QuartusII支持原理图输入（BlockDiagram/SchematicFile）、VHDL语言输入等多种设计输入方式，后面以原理图输入为例介绍132、建立原理图设计文件原理图绘制区绘制工具工程文件名143、调用参数化元件在绘图区双击鼠标左键，即弹出添加符号元件的窗口在此输入已知的元件名，可以快速地调出元件在此可选择查看库中所有的元件15分别调用了输入端口“input”和逻辑器件“74138”调用库元件预览164、绘图控制操作1、选择及画线工具2、文本工具3、符号工具，可跳出前面添加元件的窗口4、窗口缩放工具，左键放大，右键缩小5、窗口全屏显示，按“ESC”退出说明：使用图示2-4的工具按钮后，请切换回1按钮（选择及画线工具），才能对绘图进行编辑。其余工具按钮不常用，这里不介绍175、设计74138，并进行功能验证测试从符号库中调出74138及需要的输入、输出端口，排放整齐完成画线连接操作（鼠标放到端点处，会自动捕捉，按下左键拖动到目标处，释放后即完成一次画线操作）18为端口命名鼠标左键双击端口名，如图示74138电路Y7N端所示，直接输入用户自定义的名字即可。74138逻辑测试电路原理图设计完毕！19四、全程编译在下拉菜单“Processing”中选择“StartCompilation”，启动全程编译编译完成后的信息报告窗口20关于全程编译QuartusII的编译器由一系列处理模块构成；这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结果的编辑配置，以及时序分析；在这一过程中，将设计项目适配到FPGA/CPLD目标器件中，同时产生多用途的输出文件，如功能和时序信息文件，器件编程的目标文件；编译器首先检查出工程设计文件中可能的错误信息，以供设计者排除，然后产生一个结构化的网表文件表达的电路原理图文件；启动全程编译：选择Processing/StartCompilation,自动完成分析、排错、综合、适配、汇编及时序分析的全过程。编译过程中，错误信息通过下方的信息栏指示（红色字体）。双击此信息，可以定位到错误所在处，改正后在此进行编译直至排除所有错误；编译成功后，会弹出编译报告，显示相关编译信息。21工程编译完成后，设计结果是否满足设计要求，可以通过时序仿真来分析；时序仿真主要包含如下的设置步骤：打开波形编辑器；设置仿真时间区域；波形文件存盘；将端口节点信号选入波形编辑器中；编辑输入波形（输入激励信号）；总线数据格式设置启动仿真器观察仿真结果（波形编辑文件及产生的波形报告文件分开显示）若无法观察完整波形，可以使用热键Ctrl+W,即可看到完整的仿真波形。也可使用鼠标左右键，方法如下：选中后，右键放大，左键缩小顺序并不是唯一的五、时序仿真221、建立波形矢量文件（左图）；2、添加引脚节点23添加引脚节点（续）在Filter下选择“Pins：unassigned”，再单击“List”，列出引脚端口”在NodesFound下方的列表下选择所列出的端口，将其拖放到波形文件的引脚编辑区243、设置仿真时间长度默认为1us，这里将其设置为100us254、设置仿真时间周期默认为10ns，由于竞争冒险的存在，在仿真时信号波形和大量毛刺混叠在一起，影响仿真结果因此，这里设置为500ns265、编辑输入端口信号信号赋值窗口缩放（左键放大，右键缩小）已编辑好的波形276、启动时序仿真分析波形可见，与74LS138功能真值表一致，结果正确