VLSI电路与系统CHAP6

第六章同步设计技术同步电路易于设计和修改，并且和工艺关系不大，但是它通常不如异步电路效率高，即占用芯片面积较大。异步设计通常需要有更高的设计技巧和经验。前一章中说明了一些ASIC单元和设计技术中存在的问题，特别是门控时钟和在锁存器中使用电平敏感异步清除。本章将介绍解决这些问题的若干同步设计技术，并引入一组基本同步部件，它们能够在分层设计中作为标准部件。还将叙述如何按照一套互相协调的设计原则，用这些部件构成完全同步的系统。6.1同步的定义对于静态同步设计，一系统是同步的，假若：1.每个边缘敏感部件的时钟输入是一次时钟输入的某个函数；并且仍是像一次时钟那样的时钟信号。2.所有存储元件(包括计数器)都是边缘敏感的，在系统中没有电平敏感存储元件。6.2基本的同步部件构成同步基本部件基础的是边缘敏感D型触发器。其基本性质为，在时钟(ck)输入的上升边之后，d输入端的逻辑值出现在q输出端，而其补值出现在q非输出端。这一过程就是取样过程。D型触发器受到一些定时限制，即建立时间、保持时间和最小时钟宽度，如图所示。6.3同步清除D型触发器ASIC设计中应避免使用异步清除D型触发器，应代之以同步清除。这样就产生了第一个新的基本部件——带同步清除的D型触发器。其真值表(d在时钟上升边取样)如表：同步清除的D型触发器许多D型触发器的驱动能力差，需要在其输出端加缓冲。6.4带使能端的D型触发器（E型触发器）最有用的存储单元之一是一种锁存器，它能够保持一个数据直到通知它锁存另一数据时为止。由这一要求得出“允许”触发器或称为E型触发器。若E型触发器被禁止(输入e为低)，则多路选择器选择q输出，故经过下一时钟边缘后其状态仍然不变。若E型触发器在允许状态(输入e为高)，则d输入的值被时钟取样至q输出端。E型触发器真值表E型触发器6.5T型触发器一种在同步计数器中特别有用的触发器是T型触发器或称反转触发器。当t输入端无效时，锁存器在时钟上升边仍然保持状态不变。在t有效时，电路在时钟上升边之后即取补状态。6.8状态产生在构成全同步系统的所有标准部件中最重要的是同步二进计数器(SBC)。SBC有许多用途，其中一种即状态产生。同步二进计数器构成大多数同步电路的骨干。电路的全部控制状态是从SBC译码而来。图6-16示出一种同步电路的一般形式，它受作为状态产生器使用的SBC所控制。其各点波形的时间关系图示于图6-17。图6-16计数器的同步电路图6-17各点波形的时间关系6.8.1状态的无条件执行通常用单状态译码器完成状态的无条件执行，此译码器连接在主计数器上。图6.8.4示出实现这一原理的连续平均电路。它顺序取16项数据，并输出其和。每16项数据之和锁存于输出寄存器，并将累加器清除。6.8.2状态的有条件执行在根据无条件执行状态序列原则设计的电路中，转移仅限于用以实现非二进制的无条件转移类型。其他各种电路要求用有条件转移或有条件执行一状态序列。对于各项中至少两项进行比较，可以有条件地改变其控制流程，即电路的内部状态、电路中一项或几项数据的值以及原始输入数据。进行判断的方法，可以用译码器进行静态比较或固定比较，或用比较器对变量作相等或不等(大于或小于)比较，或作寄存器与寄存器比较。一般的形式一个比较具体的例子它示出用于控制执行一系列操作的RS触发器，其操作的控制决定于一寄存器中的数据之值。6.9中央允许产生器在上一章中提到的属于用不良设计方法设计的中央时钟产生器，可以用等效的同步式电路取代，后者即中央允许产生器。