D甲函数信号发生器制作

-1-D甲函数信号发生器制作鲁东大学王震崔振萍高洁专家点评:该项目运用了基于NiosⅡ嵌入式处理器的SOPC技术，由NIOS处理器来控制FPGA内部的信号发生部分实现各项功能，设计了函数信号发生器。理论分析完整，测试方案正确，测试数据充分。其特点是充分利用了EDA开发工具与FPGA内部资源，提高了系统的稳定性和抗干扰能力，得到很好的结果。山东大学(威海)郑亚民副教授2008/9/24摘要：本设计运用了基于NiosⅡ嵌入式处理器的SOPC技术，设计完成了函数信号发生器系统。本系统的DDS信号发生部分由FPGA最小系统加DAC904构成，控制与信息显示部分由单片机最小系统加键盘，液晶显示器构成。单片机接受键盘指令通过串口将控制字，发送到FPGA内部的NIOSII处理器，由NIOS处理器来控制FPGA内部的信号发生部分实现各项功能。本系统充分利用了EDA开发工具与FPGA内部资源，提高了系统的稳定性和抗干扰能力，得到很好的输出效果。关键字：NiosⅡ；SOPC；FPGA;DAC904；EDA;LCD。-2-TheproductionofthefunctionsignalgeneratorAbstract：ThesystemusestheSOPCtechnologybasedonEmbeddedProsesserofNiosⅡasacontrolontopicsdesignedtofunctionsignalgeneratorsystem,theDDSsignalofthesystemisconsistedoftheFPGAsmallestsystemandDAC904.thecontrolandinformationdisplaysystemincludeMCUsmallestsystem,keyboard,LCDdisplay.MCUacceptskeywordcommandsandsendthecontrolwordthroughtheserialporttotheinternalNIOSIIprocessorinFPGA.NIOSIIcontrolstheinternalsignalofFPGAtorealizeeachfunction.ThissystemhasusedtheEDAdevelopmentkitandtheFPGAinteriorresourcesfully,enhancedsystem'sstabilityandantijammingability,obtainsgoodoutputeffect.Keywords:NiosⅡ；SOPC；FPGA;DAC904；EDA;LCD。目录一．整体方案论证与确定····················4二．理论分析与计算······················5三．主要功能电路设计·····················6四．系统软件设计·······················12五．测试结果与分析······················13六．结论···························15附录······························16参考文献····························22一．整体方案论证与确定方案一：采用单片机控制合成各种波形此方案硬件电路简单，所用器件少。波形的选择，生成及频率的控制均由单片机编程实现。此法产生的波形的频率范围，步进值取决于所采用的每个周期的输出点数及单片机执行指令的时间。此方案实现各种波形相对容易，在低频区基本上能实现要求的功能，但是，控制较复杂，精度不易满足，生成波形频率范围小，特别是难以生成高频波形。方案二：采用DDS技术直接合成各种波形此方案基于单片机的方式，以单片机为控制中心，通过对专用的DDS芯片如AD9854编程，产生所需要的各种波形（原理框图见A-1）.该方案简单，易于实现。-3-（A-1）方案三：采用基于单片机和FPGA的片上可编程系统方案此方案将相应的正弦波的波形数据及三角波、方波的函数表格存储在存储器EPROM中，通过单片机控制选择波形，频率及幅度等参数，从存储器中读取相应的函数表格中的数据或正弦波的波形数据，若要显示锯齿波可直接从累加器的输出端取出波形数据，将数据经过处理再送至DAC904，再经过DAC904进行数模转化，从而可以得到所要求的各种波形（系统整体框图见A-2）。此方法利用了单片机在软件控制设计方面的通用性和FPGA在逻辑设计上的优势，能够得到较高的频率分辨率，产生信号的频率和幅度的稳定性高，可以得到较宽频率范围内的波形，很方便的与计算机接口，且调试方便，简化了控制机及接口，有利于提高集成度，可靠性和灵活性。（A-2）综合考虑以上三种方案的优缺点以及题目的基本要求和发挥部分要求，我们选用第三种方案，即采用基于单片机和FPGA的片上可编程系统方案。这种设计充分利用了FPGA的资源，减少了CPU与外设的的接口，在很大程度上提高了系统的速度、可靠性。二．理论分析与计算1.数字频率合成技术原理数字频率合成由相位累加器、存储在ROM中的相关波形数据及函数表格、DAC904和低通滤波器所组成的部分实现。参考时钟是一个稳定的晶振，相位累加器类似于计数器，在每个时钟脉冲输入时，它就输出一个相位增量（框图如B-1），即把频率控制字FTW的数据变成相位抽样来确定输出频率。LCD显示4*4键盘MCUAD985X晶振LPFLCD显示4*4键盘MCUDAC904FPGA运放、LPF-4-(B-1)相位累加器相位增量随指令FTW的不同而不同，用在数据寻址时，查表就把存储的抽样值转换成为要产生波形幅度的数字量。DAC把数字量变为模拟量，低通滤波器平滑栟榈吊带外杂散后，得到所需波形。2．分析计算根据题目的基本要求，频率范围为100HZ~100KHZ，为使其频率范围扩展为1HZ~1MHZ。在1HZ~1KHZ范围内步进间隔为1HZ；在1KHZ~1MHZ范围内步进间隔为100HZ。根据：输出频率：FTWmclkoutff2最小频率分辨率：2minmclkff其中m为相位累加器的位数，FTW为频率控制字，fclk为时钟频率，输出信号频率主要取决于频率控制字FTW.当N增大时，fout可以不断增加，综合考虑Nquist采样定理，最高输出频率应小于2fout.根据实验所得，实际工作频率应小于3fclk。fclk的取值受D/A转换速率的限制，由于数模转换部分采用的是高速DAC904，其转换速率约为160MHZ。综合考虑后，选取基准频率为160MHZ，。选取相位累加器位数为m为32，频率分辨率为0372529.0*6.12102328minmclkff这样可以经过键盘输入实现1HZ步进和100HZ步进。三．主要功能电路设计-5-1单片机控制模块本设计中，采用的是ADUC845最小系统板，其基本电路如图C-1-1所示。中心部分是单片机ADUC845，它有五个扩展的I/O口,外部RAM存储空间是0000～7FFF。自带A/D,D/A,功能强大。123456ABCD654321DCBATitleNumberRevisionSizeCDate:14-Sep-2008SheetofFile:E:\2008大赛\2007大赛资料大赛\aduc845最小系统版\aduc845.ddbDrawnBy:Y132768HZR11KR21KVCC+C10220uFC11104Vin1GND2Vout3U27805AVDDAGNDGNDVCCGND12J3P1.0/AIN11P1.1/AIN22P1.2/AIN3/REFIN2+3P1.3/AIN4/REFIN2-4AVDD5AGND6REFIN-7REFIN+8P1.4/AIN59P1.5/AIN610P1.6/AIN7/IEXC111P1.7/AIN8/IEXC212AINCOM/DAC13DAC14RESET15P3.0/RXD16P3.1/TXD17P3.2/INT018P3.3/INT119DVDD20P3.4/T022P3.6/WR24SCLOCK26P2.0/SCLOCK(SPI)28DGND21P3.5/T123P3.7/RD25SDATA27P2.1/MOSI29P2.2/MISO30P2.3/SS.T231XTAL132XTAL233DVDD34DGND35P2.4/T2EX36P2.5/PWM037P2.6/PWM138P2.7/PWMCLK39EA40PSEN41ALE42P0.0/AD043P0.1/AD144P0.2/AD245P0.3/AD346DGND47DVDD48P0.4/AD449P0.5/AD550P0.6/AD651P0.7/AD752A1*D2IN4007Vin1GND2Vout3U17809+12V+9V+C1220UF/35VC3104/35V+C2220UF/35VC4104/35VR34701122LED1GREEN1122L1BEADC12104P00P01P02P03P04P05P06P07P20P21P22P23P24P25P26P27SDATASCLKWRRDT1T0GNDVCCINT1INT0TXDRXDRESETDACALEPSENAGNDP10P11P12P13P14P15P16P17AINCOMREFIN-REFIN+1122S1RESETVCCC18104C19104C7104C8104C5104C9104C2010432184U10ALM358567U10BLM358+9VC6104L2BEADV+V-VOR651C21104DACDACOUTA02A13A24A35A46A57A68A79B018B117B216B315B414B513B612B711E19DIR1U1174LS245C1+1C1-3C2+4C2-5V+2V-6T1IN11T2IN10R1OUT12R2OUT9T1OUT14T2OUT7R1IN13R2IN8VCC16GND15U14MAX232TXDRXDTXERXE123456789J14232PORTC22104C14104C13104C16104VCCC15104X12X23VCC21GND4RST5IO6SCLK7VCC18U18DS1302BT1BATTERY3.6VXX1Y232768HZC2410PFC2510PFXX1XX2VCCD5IN4007D4IN4007SCLK-1302RST-1302SDATA-1302XX2123J151302INTERFACERST-1302SCLK-1302SDATA-1302P00P01P02P03P04P05P06P07RDD0D1D2D3D4D5D6D7D0D1D2D3D4D5D6D7ALEOC1C111D22D33D44D55D66D77D88D91Q192Q183Q174Q165Q156Q147Q138Q12U1274HC573A0A1A2A3A4A5A6A7A0A1A2A3A4A5A6A7D0D1D2D3D4D5D6D7A010A19A28A37A46A55A64A73A825A924A1021A1123A122A1326A141CS20WE27OE22D011D112D213D315D416D517D618D719VCC28GND14U1362256VCCWRRD62256RAM:0000H~7FFFHY0Y1Y2Y3Y4Y5Y6Y7P27A1A2A3ADDRESS:8000HADDRESS:8002HADDRESS:8003HADDRESS:8001HADDRESS:8004HADDRESS:8005HADDRESS:8006HADDRESS:8007HA23B22C21D20G118G219011223344556677889910101111131214131514161517U474LS154123U3A74HC02A0Y8Y9Y10Y11Y12Y13Y14Y158