组合逻辑电路练习题和答案

1第2章习题一、单选题1.若在编码器中有50个编码对象，则输出二进制代码位数至少需要（B）位。A）5B）6C）10D）502.一个16选1的数据选择器，其选择控制（地址）输入端有（C）个，数据输入端有（D）个，输出端有（A）个。A）1B）2C）4D）163.一个8选1的数据选择器，当选择控制端S2S1S0的值分别为101时，输出端输出（D）的值。A）1B）0C）D4D）D54.一个译码器若有100个译码输出端，则译码输入端至少有（C）个。A）5B）6C）7D）85.能实现并-串转换的是（C）。A）数值比较器B）译码器C）数据选择器D）数据分配器6.能实现1位二进制带进位加法运算的是（B）。A）半加器B）全加器C）加法器D）运算器7.欲设计一个3位无符号数乘法器（即3×3），需要（）位输入及（D）位输出信号。A）3，6B）6，3C）3，3D）6，68.欲设计一个8位数值比较器，需要（）位数据输入及（B）位输出信号。A）8，3B）16，3C）8，8D）16，169.4位输入的二进制译码器，其输出应有（A）位。A）16B）8C）4D）1二、判断题1.在二——十进制译码器中，未使用的输入编码应做约束项处理。（）2.编码器在任何时刻只能对一个输入信号进行编码。（）3.优先编码器的输入信号是相互排斥的，不容许多个编码信号同时有效。（）4.编码和译码是互逆的过程。（）5.共阴发光二极管数码显示器需选用有效输出为高电平的七段显示译码器来驱动。（）6.3位二进制编码器是3位输入、8位输出。（）7.组合逻辑电路的特点是：任何时刻电路的稳定输出，仅仅取决于该时刻各个输入变量的取值，与电路原来的状态无关。（）8.半加器与全加器的区别在于半加器无进位输出，而全加器有进位输出。（）9.串行进位加法器的优点是电路简单、连接方便，而且运算速度快。（）10.二进制译码器的每一个输出信号就是输入变量的一个最小项。（）11.竞争冒险是指组合电路中，当输入信号改变时，输出端可能出现的虚假信号。（）三、综合题1．如图所示逻辑电路是一个什么电路，当A3～A0输入0110，B3～B0输入1011，Cin输入1时，Cout及S3～S0分别输出什么？2+A3B3CinS3Cout+++A2B2A1B1A0B0S2S1S0答：图中所示电路是4位串行进位全加器电路Cout=1，S3S2S1S0=00012．使用门电路设计一个4选1的数据选择器，画出逻辑图。解：4选1数据选择器有4个数据输入端（D0D1D2D3），2个选择输入端（S1S0），1个数据输出端（Y）。真值表如下：DS1S0YD000D0D101D1D210D2D311D3逻辑表达式：013012011010SSDSSDSSDSSDY逻辑图如右图所示。3．请设计一个简单的二—十进制编码器（采用余3码编码）。注：编码规则见课本P12表1-1。解：设10个信号输入端分别为（I0~I9），4个编码输出端分别为（Y3~Y0），根据余3码编码表：可得输出表达式：Y3=I5+I6+I7+I8+I9Y2=I1+I2+I3+I4+I9Y1=I0+I3+I4+I7+I8Y0=I0+I2+I4+I6+I8逻辑图如右图所示。4．利用门电路设计一个1路-4路数据分配器。数据分配器的功能与数据选择器功能相反，相当于一个1路-多路的开关，可以实现数据的串-并转换。1路-4路数据分配器的结构示意图如下图，其功能是将输入的数据选通送至4个输出中的一个。当S1S0=00时，Y0=D；当S1S0=01时，Y1=D；当S1S0=10时，Y2=D；当S1S0=11时，Y3=D。IY3Y2Y1Y0I00011I10100I20101I30110I40111I51000I61001I71010I81011I911003真值表：DS1S0Y0Y1Y2Y3D00D000D010D00D1000D0D11000D表达式：013012011010SDSYSDSYSSDYSSDY逻辑图如右图所示。5．利用与门（74HC08）及4位加法器（74HC283）设计一个3×2乘法器，画出逻辑图。101112000102BABABABABABA（对应的芯片引脚略）