Xilinx-fpga-设计培训中文教程-8-1

全局时序约束实验全局时序约束介绍在本实验中你将可以用全局时序约束来轻松提高已有的项目的系统时钟频率同时你还可以用映射后静态时序报告以及布局布线后静态时序报告来分析你的设计性能目标完成本实验后你将能够•用Xilinx的约束编辑器输入你的全局时序约束•通过查看映射后静态时序报告来确定你的时序约束是否可实现•利用布局布线后静态时序报告来确定针对每个时序约束的最长约束路径设计描述及其它信息时序报告的分析时序报告可以让你确定为什么你的时序约束会失败同时也可知道哪些约束路径是满足的哪些是不满足的当你打开一个时序分析报告时时序分析器工具被用来生成你的时序报告时序分析器图形用户界面GUI包括三个窗口(如图8b-1)在左侧是一个层次化浏览器窗口可以让你非常容易地查看较大的报告全局时序约束实验时序分析器图形用户界面在右侧偏下的窗口是路径详细信息窗口这个窗口中是时序报告的实际文本较上的窗口显示的是目前你在路径详细信息窗口查看的是时序报告中的哪一个单元约束被分析路径数目出错数目最长路径最少差异−路径时延信息概况详细路径描述总的时延分为逻辑时延和布线时延图8b-2.详细的路径分析全局时序约束实验包含了时延路径的丰富信息包括差别–约束和实际路径长度的差异负差别表明该路径不能满足约束路径起点和路径终点沿着路径的各段时延信息列表缩略语与数据手册中一致在时延路径上的每个网络的扇出数目路径上的总的时延逻辑和布线间各占的百分比–这给了你这样一个信息是不是你的时延路径布局不好过程注意:当用Toolwire来做这个实验时所有的软件程序文件和项目都放在卷标U:\下面而不是C:\下面全局时序约束实验或verilog下的FlowLabTC项目打开Xilinx的ISE5软件依次选择开始菜单StartMenu→应用程序Programs→XilinxISE5→项目导航器ProjectNavigator在项目导航器中选择文件File→打开项目OpenProject这样就会打开一个新的项目窗口(如图8b-3)图8b-3打开项目窗口利用下拉箭头浏览到C:\training\fund\labs\time_const1\vhdl或verilog选择FlowLabTC项目点击打开Open全局时序约束实验纳秒然后退出约束编辑器双击管脚到建立列表头下方的方框(如图8b-7)输入一个4.5ns的约束这是一个偏置输入约束点击OK双击时钟到管脚列表头下方的方框输入一个9ns的约束这是一个偏置输出约束点击OK图8b-7时序约束编辑器选择文件→保存选择文件→退出以退出约束编辑器全局时序约束实验这一步生成映射后静态时序报告并用时序分析器打开这个报告这样就可以让你能够确定你的时序约束是否可实现避免浪费布局布线的时间?1.完成下表中标题为映射后Post-Map的一行的填充(图8b-8).表一周期约束偏置输入约束偏置输出约束第一次的TimeSpec25ns4.5ns9ns映射后图8b-8.表一将你的答案与本实验的解答单元中的结果进行比较退出时序分析器回到当前源文件进程窗口展开布局布线这一行然后展开生成布局布线后静态时序报告这一行2.完成下表中标题为布局布线后Post-P&R的一行的填充(图8b-9).?表二周期约束偏置输入约束偏置输出约束第一次的TimeSpec25ns4.5ns9ns布局布线后图8b-9.表二将你的答案与本实验的解答单元中的结果进行比较全局时序约束实验~18.31nsVerilog:~4.64nsVHDL和Verilog:~3.51nsVHDL和Verilog:~7.92ns4.完成下表中标题为布局布线后Post-P&R的一行的填充表二周期约束偏置输入约束偏置输出约束第一次的TimeSpec25ns4.5ns9ns布局布线后VHDL:~24.23nsVerilog:~6.81nsVHDL:~.4.28nsVerilog:~5.03nsVHDL和Verilog:~9.43ns