数字秒表实验报告

-1-EDA课程设计题目：基于VHDL的数字秒表设计学生姓名学号学院电子信息学院专业10通信工程指导教师二零一二年十二月-2-基于VHDL的数字秒表设计摘要当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，省电的方向发展。推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。此次课程设计先确定了系统的逻辑功能，选择电路结构，然后确定并设计电路所需的数据处理以及控制模块，在QuartusII上以超高速硬件描述语言VHDL为系统逻辑描述方法完成了数字秒表所需的分频模块，十进制计数控制模块，六进制计数控制模块与顶层设计和引脚分配，对其进行编译仿真，并下载到实验板上实际验证，通过本设计锻炼了计算机应用能力、VHDL语言的编程能力和QuartusII的使用能力，此次设计圆满完成了用VHDL语言设计1/1000秒数字秒表并仿真和实际下载到ALTERA公司的ACEX1K系列的EP1K30TC144-3中实现。关键词：EDA、QuartusII、VHDL、模块、仿真、ACEX1KAbstractTheelectronicsystemdesignismovingspeed,largecapacity,smallvolume,lightweight,energysavingdirection.ThetrendofrapiddevelopmentofdeterminantistheuseofmodernEDAdesigntools.Thiscourseisdesignedtodeterminethelogicfunctionofthesystem,establishthealgorithmprocess,selectionofcircuitstructureandcircuitdesign,andthendeterminethedesireddataprocessingandcontrolmodule,intheQuartusIItoveryhighspeedhardwaredescriptionlanguageVHDLasthesystemlogicaldescriptionmethodforcompletingthedigitalstopwatchdesiredfrequencymodule,decimalcountingcontrolmodule,basesixcountingcontrolmodulewithtopdesignandpinassignment,thecompiledsimulation,anddownloadedtotheexperimentsonactualtestandverify,throughthedesignofexerciseabilityofcomputerapplicationandVHDLprogramminglanguageandQuartusIIusingcapability,thedesignwascompletedbyVHDLlanguagedesign1\/1000secondsstopwatchandsimulationandtheactualdownloadtoALTERAcompany'sACEX1KseriesEP1K30TC144-3implementation.KeyWords：EDA、QuartusII、VHDL、Module、Simulation、ACEX1K-3-目录摘要----------------------------------------------------------------2Abstract------------------------------------------------------------2一、设计要求--------------------------------------------------------4二、设计思想与方案论证----------------------------------------------42.1设计思想----------------------------------------------------42.2方案论证----------------------------------------------------4三、系统设计--------------------------------------------------------53.1顶层电路设计------------------------------------------------53.2时钟分频电路模块---------------------------------------------63.3十进制计数控制模块-------------------------------------------73.4六进制计数控制模块-------------------------------------------7四、系统仿真--------------------------------------------------------84.1模块仿真----------------------------------------------------84.1.1时钟分频电路模块仿真----------------------------------84.1.2十进制计数控制模块仿真---------------------------------94.1.3六进制计数控制模块仿真---------------------------------94.2总体仿真---------------------------------------------------10五、下载实现--------------------------------------------------------105.1引脚分配---------------------------------------------------115.2下载验证---------------------------------------------------11六、问题与不足-----------------------------------------------------13七、心得体会-------------------------------------------------------13参考文献-----------------------------------------------------------14附录---------------------------------------------------------------14附录1：本设计各模块代码-------------------------------------------14-4-一、设计要求设计用于体育比赛用的数字秒表，要求1、计时精度大于1/1000秒，计时器能显示1/1000秒的时间，提供给计时器内部定时的时钟频率为12MHz；计时器的最长计时时间为1小时，为此需要一个7位的显示器,显示的最长时间为59分59.999秒2、设计有复位和起/停开关(1)复位开关用来使计时器清零，并做好计时准备。(2)起/停开关的使用方法与传统的机械式计时器相同，即按一下起/停开关，启动计时器开始计时，再按一下起/停开关计时终止。(3)复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程立刻终止，并对计时器清零。二、设计思想与方案论证2.1设计思想通过分频器将12M晶振所提供的信号进行6000分频，生成脉冲作为计时信号，经计数器累加计数实现数字秒表计数的功能。设计采用七位LED数码管显示分、秒，需要5个10计数器和2个模6计数器。使用按键开关可实现开始/结束计时操作以及复位清零操作。2.2方案论证利用VHDL语言进行数字秒表设计有多种方法。可以利用原件例化语句将各模块联系起来，也可以使用原理图的方法实现此功能，考虑到此次设计中端口众多，使用例化语句繁琐易错，因此采用了条理清晰的绘制原理图的方法生成顶层文件，实现数字秒表功能。在设计中可以将每个单独的功能写成一个独立的VHDL文件，此次设计中没有将控制模块独立出来，而是将它融合到十进制计数程序和六进制计数程序中，最终生成十进制计数控制器和六进制计数控制器。虽然显得繁琐，但是比较易于-5-理解，程序中也比较容易操作。三、系统设计整个系统设计是采用自顶向下分析，自底向上设计。将数字秒表系统的整体分解为各个模块电路。该部分详细介绍了数字秒表系统的各个模块的设计，并对各个模块的每一个部分进行了分析，在第四部分对系统模型进行了访真与程序调试。3.1顶层电路设计在顶层设计中，要对内部分各功能块的连接关系和对外的接口关系进行描述，而功能块实际的逻辑功能和具体的实现形式则由下一层模块来描述。3-1数字秒表原理图-6-3-2顶层电路图根据数字秒表的原理图来进行顶层文件的设计。此次设计中使用了总线，从而简化了顶层电路图的绘制。3.2时钟分频电路模块在基于EDA技术的数字电路系统设计中，分频电路应用十分广泛。常常用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号经过适当处理后，产生一个或数个频率较低的数字输出信号。本设计需要一个计时范围为0.001s－59分59.999秒的秒表，首先输入一个频率为12MHZ时钟信号源，由CLK输入，经其进行6000分频后获得一个比较精确的1000Hz计时脉冲，即周期为1/1000秒的计时脉冲，由CLR_CNT输出。-7-3-3分频器符号3.3十进制计数控制模块计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。此次设计中为程序方便没有将按键控制功能单独设为一个模块，而是将其添加到了普通十进制计数器程序中，将两者综合生成十进制计数控制模块。3-4十进制计数控制模块符号其中CLK为时钟信号输入端、RST为复位信号输入端、EN为使能控制信号输入端、DOUT[3..0]为十进制计数数据输出端、COUT为进位信号输出端。3.4六进制计数控制模块六进制计数器与十进制计数器类似，同样此处为程序方便没有将按键控制功能单独设为一个模块，而是将其添加到了普通六进制计数器程序中，将两者综合-8-生成六进制计数控制模块。3-5六进制计数控制模块符号其中CLK为时钟信号输入端、RST为复位信号输入端、EN为使能控制信号输入端、DOUT[3..0]为六进制计数数据输出端、COUT为进位信号输出端。四、系统仿真系统设计完成后需要对其编译仿真，观看仿真波形图来判断设计的是否以实现期望功能。时序仿真也叫后仿真，时序仿真使用布局布线后器件给出的模块和连线的延时信息，在最坏的情况下对电路的行为作出实际地估价。时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有，时序仿真波形会有毛刺现象。4.1模块仿真4.1.1时钟分频电路模块仿真-9-4-1时钟分频电路模块仿真结果4.1.2十进制计数控制模块仿真4-2十进制计数控制模块仿真结果4.1.3六进制计数控制模块仿真-10-4-3六进制计数控制模块仿真结果4.2总体仿真4-4总体仿真结果五、下载实现EDA设计最终要下载到实际硬件中进行测试才可检测设计的是否可靠，在现代化的软件中利用清晰明了的算法编写程序，然后把程序下载到可编程芯片中自动进行调试，大大方便了现有工作人员，减轻了其工作量，不用再在纸上画好算好逻辑门