电荷泵锁相环环路滤波器参数公式计算

电荷泵锁相环环路滤波器参数设计与分析作者：张涛，陈亮，ZHANGTao，CHENLiang作者单位：武汉科技大学,信息科学与工程学院,湖北,武汉,430081刊名：现代电子技术英文刊名：MODERNELECTRONICSTECHNIQUE年，卷(期)：2008，31(9)被引用次数：3次参考文献(6条)1.姜梅.刘三清.李乃平用于电荷泵锁相环的无源滤波器的设计[期刊论文]-微电子学2006(04)2.张丽.王洪魁.张瑞智三阶电荷泵锁相环锁定时间的研究[期刊论文]-固体电子学研究与进展2004(02)3.万心平.张厥盛.郑继禹锁相技术19954.鲁昆生.王福昌电荷泵锁相环设计方法研究[期刊论文]-华中科技大学学报(自然科学版)2000(01)5.WilliamOKeeseAnAnalysisandPerformanceEvaluationofaPassiveFilterDesignTechniqueforChargePumpPhaseLockdLoops19966.赵彦芬频率合成器环路滤波器的设计[期刊论文]-无线电工程2006(04)相似文献(10条)1.学位论文曹晓斐一种CMOS电荷泵锁相环的设计2008随着CMOS工艺技术的不断发展以及集成度的不断提高，微电子技术已经从VLSI阶段走向系统芯片(SOC)阶段，SOC已成为当前主流趋势。对于SOC设计来说，为了节省产品研发周期以及尽快推向市场，建立在可灵活配置的模块以及宏单元基础上的IP核设计技术日益显出其强大而且灵活的优势，IP设计已逐渐成为SOC设计的中心。因而，锁相环走向IP核设计已是一种趋势，这也对锁相环PLL的设计提出了更高的要求。本文对CMOS电荷泵锁相环进行了深入的研究，在Cadence的工作环境下，采用CSMCCMOS-0.5um_3.3V工艺，对电路进行了详尽的设计与仿真验证分析。本文通过对电荷泵锁相环各组成模块(鉴频鉴相器、电荷泵、低通滤波器、压控振荡器)不同结构的比较分析，给出了各种结构的优缺点。对鉴频鉴相器的设计，结合了改进传统鉴频鉴相器的思想与输出端等延迟脉冲鉴频鉴相器的优点，通过将输出信号通路与复位反馈回路分离，使电路在100MHz的高频工作时仍不会有死区产生，具有既无死区、又能在较高工作频率下工作的双重优点。对电荷泵的设计，采用自举型电荷泵进行设计，通过引入电流镜，使充放电电流源接近理想电流源；通过引入自举电压跟随器，有效地消除了电荷共享现象。结合电荷泵锁相环电路的整体性能进行参数选择，我们设计了二阶无源低通滤波器。我们设计了环形压控振荡器，该环形压控振荡器易于集成，所占面积小。通过对所设计的各电路模块及整体电荷泵锁相环电路进行仿真验证分析，结果表明：我们设计的CMOS电荷泵锁相环，在100MHz的高频输入信号的之下，具有无死区、无电荷共享、快速锁定(4.3us)、低抖动(60ps)的多重优点。2.学位论文赵新刚应用于高清电视的AFE系统中的PLL设计2009高清电视中，模拟前端包括了系统集成芯片几乎所有的主要模拟模块：模数转换，锁相环，同步信号处理，制式检测。锁相环为模数转换器提供采样时钟，保证模数转换器对同步信号处理后的电视信号能正确无误的进行模数转换，达到无失真的显示效果。所以，PLL的设计要满足快速锁定并且时钟抖动在模数转换器可承受的范围内，本设计采用电荷泵锁相环结构，包括压控振荡器，用于产生高频振荡信号；鉴频鉴相器，用于比较输入信号和输出反馈信号的相位差；电荷泵，用于根据相位差别的大小对低通滤波器的电容充放电，以产生控制压控振荡器输出频率的电压。电荷泵锁相环的优势在于：在理论上，它可以证明静态相位误差为零，而且实践也证明它具有高速、低功耗、低抖动的特性，是设计实现锁相环的一个简单、高效的方法。虽然电荷泵锁相环的理论已经比较成熟，但它的设计与实现涉及到信号与系统、集成电子学、版图、半导体工艺和测试等方面，难度比较大。因此，对电荷泵锁相环进行深入的研究，掌握其设计和分析方法具有重要意义。br　　本设计的模型基于台积电的0.18um工艺库，工作电压为1.8V，仿真工具采用了Cadence公司的Spectre，Ultrasim，版图设计采用了Virtuoso。在实现功能的同时，采用了无“死区”的鉴频鉴相器，消除电荷共享和时钟馈通的电荷泵。并给出了仿真结果，讨论了模拟版图设计所遵循的原则。该设计已成功流片，并进行了测试，输入参考频率为30kHz时，周期抖动标准差约为85ps，长周期抖动约为1ns，建立时间最短可达440us，功耗约为7mA。3.期刊论文姜梅.刘三清.李乃平.陈钊用于电荷泵锁相环的无源滤波器的设计-微电子学2003,33(4)探讨了应用于无线通信领域的锁相环中的环路滤波器的设计方法.采用基于锁相环交流频域特性分析的方法,设计了电荷泵锁相环中的无源低通滤波器.文章讨论了基本无源滤波器的设计方法,着重介绍了三阶无源低通滤波器的设计过程.给出了采用这种方法设计的滤波器和电荷泵锁相环的仿真结果.4.学位论文郭喜俊0.18μmCMOS工艺622MHz电荷泵锁相环设计2009锁相环（Phase-LockedLoop，PLL）是一个使输出信号与参考信号在频率和相位上同步的电路，目前已从性能较低的线性模拟锁相环发展到现代的高性能数字锁相环和数模混合锁相环，在电子学、通信和仪器仪表等领域广泛应用。在众多锁相环技术中，数模混合的电荷泵锁相环（CPPLL）以其锁定相差小和捕获范围大的优点成为当前锁相环的主流产品。本文采用0.18μmCMOS工艺实现了一种可用于光纤通信SDH系统的电荷泵锁相环。此锁相环的输入信号的中心频率为155.52MHz，输出信号的中心频率是622.08MHz，可应用在SDH系统中STM-1和STM-4两个速率级别的通信系统。电荷泵锁相环包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频器五个电路模块。电荷泵是锁相环电路的核心单元，决定锁相环的性能。针对电荷泵充放电电流失配的问题，本文设计一种新型增益提高结构，提高电荷泵的输出电阻，减小沟道调制效应的影响，使匹配性能显著提高。压控振荡器采用差分环形结构，可以减小噪声的影响；用对称负载作为可变电阻以增大线性调节范围，利用正反馈锁存器，提高振荡器的转换速率。其它模块也采用了优化的电路结构。在0.18μmCMOS工艺下，利用HSPICE仿真软件对该锁相环各功能电路和系统电路进行仿真。仿真结果表明，系统锁定时间为4μs，锁定时输出稳定的622MHz时钟频率，达到了预期效果。5.期刊论文谭晓昀.刘晓为.纪勇.TANXiao-yun.LIUXiao-wei.JIYong低抖动锁相环对微加速度计时钟性能的改善-哈尔滨工业大学学报2007,39(5)通过对微加速度计时钟电路的研究,并和传统RC振荡器进行比较,提出了一种用于微加速度计的低频率抖动(Low-Jitter)的电荷泵锁相环电路.该电路包括无死区的鉴频鉴相器(PFD)、低通滤波器(LPF)、电荷泵(CP)、压控振荡器(VCO)及分频器组成.仿真验证,电荷泵锁相环电路使微加速度计系统时钟的频率抖动从0.5kHz改善为0.1kHz以下,从而提高了微加速度计的噪声性能和灵敏度.6.学位论文张禹微处理器中锁相环的设计2008本文设计了一个应用于微处理器中作为时钟驱动的高性能电荷泵锁相环(CPPLL)电路，本次设计采用标准的CMOS电荷泵锁相环结构，主要包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、分频器五个部分。在详尽分析锁相环内部结构和基本原理的基础上，研究了其相位噪声特性和环路特性，并对该锁相环进行了详细的模拟仿真。最后，完成版图绘制和后仿真工作。为了使整个电荷泵锁相环的电路结构达到最优化，本次设计采用多种新结构：采用了有效消除死区的鉴频鉴相器结构；采用了低功耗、高充放电速度、并很好抑制电荷共享效应的电流模电荷泵结构；采用了宽振荡范围、低噪声的两级差分负阻压控振荡器结构；采用了噪声低、功耗小的电流模滤波器电路；采用了工作速度较快的Master-slave分频器电路。通过仿真验证，本设计在以理想时钟源为参考信号时，系统锁定时间为12.5μs，中心振荡频率为533MHz输出频率66MHz，环境温度在-55℃～125℃之间变化时，频率抖动为：△Fp-p=87.721Hz，相对频率抖动为：0.0021442‰；周期抖动为：△Tp-p=4.289ps，相对周期抖动为：0.0021445‰。锁相环的整体功耗小于30mW。实现了稳定性好，锁定时间快，功耗低的设计目标。7.学位论文冯伟平CMOS集成电荷泵锁相环的理论研究与电路设计2009随着集成电路技术的高速发展，锁相环电路得到了越来越多的关注，目前在超大规模集成电路及片上系统中扮演着不可或缺的角色。其中，电荷泵锁相环因其具有低功耗、锁定相差小、低抖动和捕获范围大等优点而成为当前锁相环设计的主流。文章从锁相环的理论研究入手，建立了环路的线性和非线性模型，对锁相环的动态特性、跟踪特性、捕获时间、稳定性等各项参数指标进行了详细的研究与分析。对于电荷泵锁相环，采取了自顶向下的设计方法，从系统级开始研究其模型和指标，逐步过渡到晶体管级的模块的设计与仿真。最终设计了一款电荷泵锁相环，电源电压为3V时工作频率范围为25-58MHz，电源电压为5V时工作频率范围为43-100MHz，振荡器的相位噪声为-98.5dBc/Hz@1MHz。电路结构在进行了充分的比较分析之后选择了高速的预充电式鉴频鉴相器，可消除电荷共享和时钟馈通的电荷泵，具有消除电压纹波效果的低通滤波器，特别是采用了五级差分环形振荡器，大大抑制了电源和衬底噪声的干扰，从而得到了增益线性度高的输出波形。最后，针对数模混合集成电路设计的复杂性，综合数模混合版图设计所需遵循的一般性原则和本电路各模块的特殊要求，进行了版图设计。本文电路采用CadenceSpectre工具，在CSMCCMOS0.5μm1P2M的模型库下进行了仿真，并使用CadenceVirtuoso工具完成了版图设计。仿真结果表明，该电荷泵锁相环各个模块以及整体环路的设计均达到了设计指标要求。8.期刊论文曾健平.何先良.章兢.晏敏.曾云.ZENGJian-ping.HEXian-liang.ZHANGJing.YANMin.ZENGYun三阶电荷泵锁相环的改进型事件驱动模型-湖南大学学报（自然科学版）2008,35(3)在分析电荷泵锁相环结构和原理的基础上,采用符号函数sign()来描述状态变化,建立一个输入参考频率为50MHz,输出频率为900MHz的三阶电荷泵锁相环的事件驱动模型,通过设定模型中的参数,应用Matlab对模型进行仿真.结果表明:当输入频率为50MHz时,此三阶电荷泵锁相环完全能够锁定,并且在锁定时,输出频率为900MHz,达到设计目的,并且该事件驱动模型大大提高了效率.9.学位论文仇应华光纤传输系统用超高速时钟恢复集成电路研究2006随着通信技术的飞速发展，光纤通信成为当前研究的热点。光纤传输系统集成电路的研究则是热点中的热点。时钟数据恢复电路是光纤传输系统集成电路的关键部分，它的最高工作速率制约着整个通信系统的最高工作速率，因此超高速时钟恢复电路的研究有着举足轻重的地位。本文首先从理论上讨论了时钟恢复电路的基本原理与构造，重点放在时钟恢复电路的核心-锁相环的原理和构造上。设计了锁相环电路的行为级仿真程序。然后研究了时钟恢复电路的噪声问题，特别针对锁相环的噪声问题作了详细的分析。最后分析了超高速集成电路的一些关键问题：互连线寄生模型分析、传输线行为分析和高频补偿技术等问题。研究了注入同步锁相环式时钟恢复电路，采用0.2gmGaAsPHEMT工艺实现了工作在10Gb/s速率上的单片时钟恢复电路和预处理电路。实际测试表明，预处理电路在8-12Gb/s的频带内稳定工作，在输入速率为10Gb/s、长度为2'23-1伪随机序列的情况下，提取出的输出信号的均方根抖动为1.18ps。单片时钟恢复电路在输入速率为8.2Gb/s、长度为2'23-1伪随机序列的情况下，恢复