HMC-集成VCO-频综常见问题

2010-09ApplicationNote销售：[e-mail]技术支持：[e-mail]网站： HMC集成VCO频综常见问题PLL环路比较复杂，特别是HMC82#序列频综是09年才推出，需要一个摸索和熟悉的过程。本文针对客户常见问题做一个总结，供参考。1、寄存器顺序 Operatingguide有默认设置，但这些设置并一定最合适的，比如REG9电荷泵默认设置为0毫安，实际使用不可能是0毫安。我们建议如下设置：1）、基频输出模式：REG095198//可读可写：读ChipID，写软复位REG12REG21//R分频设置REG55REG714D//锁定指示设置REG8C1BEFFREGA4305REGBF8061REGC0REGD0REGE0REGF1//GPO输出，调试可以用。REG6202F4AREG9501E3C//电荷泵电流设置REG334//HMC8211900atsynthREG43851EC//设置输出频率，REG3整数部分，REG4小数部分REG5D11D//三种模式都要先写D11DREG5E80D//关闭VCO后端的二分频输出功能REG5AB95//开启VCOBufferREG55//再写REG5=5REG43851EC//实现VCO的自动校准功能2）、如果采用分频模式，将上述程序中的红色字体更改如下：REG5F80D//开启分频功能REG5AB95//开启VCOBuffer3)、如果采用倍频模式，将上述程序中的红色字体更改如下：REG5E80D//关闭分频功能REG5A395//关闭VCObuffer2010-09ApplicationNote销售：[e-mail]技术支持：[e-mail]网站： 注意事项：1、REG 5要连续写4遍，最后再写一遍REG 4，否则无法正常工作。 2、芯片内部先实现PLL功能，再分频或倍频。不管采用何种模式，N都是以基频来计算的。 比如，50MHz鉴相频率， 分频模式输出900MHz，此时N=1800MHz/50MHz=36，而非900MHz/50MHz=18 倍频模式输出3600MHz，N=1800MHz/50MHz=36，而非3600MHz/50MHz=72  2、关于HMC MODE和OPEN MODE 两种时序写入方法都可以，HMCMODE简单，较常用。HMCMODE：先检测SEN上升沿，再检测CLK上升沿；每个SPI总线带1片频综。OPENMODE:先检测CLK上升沿，再检测SEN上升沿；每个SPI总线最多可带8个频综。注意事项：单片机/FPGA上电后，请先将SCK和SEN都置成低电平，否则电平干扰可能导致无法正常区分是HMCMODE还是OPENMODE。如采用OPENMODE，则置成高电平。3、如何充分利用HMC EVB 我们可以提供频综评估板（EVB）、软件控制板和控制软件光盘。客户只需将频综评估板和控制板相连，通过计算机上的软件来控制即可，非常方便。客户也可进行如下操作：1）、将我们控制板与客户自己的PCB相连，用来验证客户PCB是否正常。2）、将客户软件控制板与我们提供的EVB相连，用来验证客户软件是否正常。2010-09ApplicationNote销售：[e-mail]技术支持：[e-mail]网站： 注意事项：1、我们控制板需要两个3V供电，是从射频板提供的；2、进行交叉验证时，请务必将SCK,SDI,SDO和SEN四个线都连接，否则我们控制软件无法实现回读功能。4、电荷泵电流和鉴相泄露电流设置 REG 9寄存器设置电荷泵电流，bit0‐6，bit7‐13要设置一样，一般2毫安。Bit14‐20设置泄露电流，UP或DN设置任何一个即可，不要两个都设置。 整数模式下，鉴相器工作在零偏置状态，也就是说参考频率和VCO反馈回来的频率同一时间到达鉴相器，没有时间偏差。  小数模式下，如果参考频率和VCO反馈回来频率保持在某个固定相位差，电荷泵线性度、噪声和杂散更好，所以一般会设置泄露电流偏差。比如，电荷泵电流2毫安，泄露电流设置200微安，此时偏差相位=（200微安/2毫安）*360度=36度。具体的泄露电流需要在实际调试中找到最佳状态。  5、锁定指示问题 在某些场合，可能发现输出频率已经锁定，但是从LDO出来的锁定指示为低电平（0V或1.7V），这是由于锁定窗口设置（REG 7）不当引起的。  锁定指示原理： 如下图，在锁定窗口（举例是10ns）内，同时判断参考频率和VCO反馈频率都为高电平，且连续1024次（具体次数可以从REF 7设置）有效，LDO才输出高电平。如果连续1022次为高电平，第1023次为低，第1024为高，LDO仍无法输出高电平。   2010-09ApplicationNote销售：[e-mail]技术支持：[e-mail]网站：    Bit0‐2，设置锁定窗口计数。 Bit6，设置模拟窗口或数字窗口。模拟窗口，默认10ns，数字窗口可以自定义。 Bit7‐9，自定义窗口时间长短: 2010-09ApplicationNote销售：[e-mail]技术支持：[e-mail]网站：   原则上，窗口时间一定要长于参考和VCO反馈信号相位偏移时间（offsettime），短于鉴相频率周期，我们有一个推荐值：(offset/gain)*Tpd + 4Tvco。 举例：电荷泵电流2毫安，泄露电流200微安，鉴相频率50MHz，VCO频率1GHz 则，Tpd=1/50MHz=20ns，Tvco=1/1GHz=1ns，此时窗口时间=2ns+4ns=6ns。 6、如何有效检查整个PLL环路。 有些工程师用程序和射频联合调试，发现PLL输出没有任何反应。有条理的检查，可以事半功倍，节省大量时间。  首先，检查程序写入时序是否正常。用三通道示波器（至少是两通道）电平触发模式，。触发电平设置1-2V之间，在SCK,SDI和SEN三个写入脚，测得写入程序的波形。其次，检查寄存器是否已经写入。可以采用读的方式，读出任何一个寄存器。最后，也是最重要的一个方法，频综内部器件是否响应。 可以通过设置REG F，从LDO引脚测出波形。比如REG F Bit0‐4写入9，则LDO这个引脚要有50MHz参考频率输出。如果R=2, BIT0‐4写入10，则LDO输出时25MHz波形。 2010-09ApplicationNote销售：[e-mail]技术支持：[e-mail]网站：   7、关于输出功率。 射频输出端，默认值C8=1.8p，L1=6.8n，这是对分频和基频折中的处理。这里匹配比较敏感，可以做微调，如果希望分频功率高，C8=2.2P,L1=15n；如果基频高，C8=0.7p，L1=6.8n。  8、采用不同鉴相频率的相噪 环路滤波器内相噪公式：Phasenoise=FOM+20LogN+10Log(Fpd)输出频率=2300MHz，如果鉴相频Fpd=50MHz，则N=46,PhaseNoise=-227+20log46+10log50000000=-227+33+77=-117dbc/Hz我们评估板实测至少有-110。如果鉴相频Fpd=10MHz，则N=230,PHaseNOSIE=-227+20log230+10log10000000=-227+47+70=-110dbc/Hz。