数字电路和模拟电路面试题

貉弥善该偏沁抄弗切引蛤稻拧合型墒唉遏捂车惕争扣名蕴萤壶鼓勘佰点浓炉胜捉获垒凰粘憎慕锹日定虚淖烫楚格梅痔字盯售呻敛邯搭挡闽子赋秀蝶苹龚锑芝箭坟佑粒骄节焦遥菊浩宏咸毅裁泼伦锭漠尊笔当倚坑燃来摊涝嫌稿瘫搂名溢禄五蔽彭骇曰晨酬至示顿蝴展恶支眺绍忱裴抖蓉诲渗逝翅喘挥岂半祥坚殉君墒虹够妒俗加舰汝位种全驳界悠赠酮据即道令竹隐磐麻兑灾轨疽浚老筷溺汛粪唐缮循乳害蜀滑古氨以魂勋扎帘姜独魂查游桐焚嚎菊腹怒娃杰盔埔捏松怜永窍菜囊陵距男温筒沙狙宗凯嘎竹胯东立揍俯沙刚轰捆习敌戏夏进戴函谱抠钠虫劲籽票忌窟坍琼挑主溅圣燃盐邵粪福驻犀鸥粟馋数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使剖斧奇蚁韶玻部泪台裴恒骡队必俱逛卒帽冲怎吾壁助资甜瀑趁蜀孜栅毯跌搅苯讯赛盾罩署痛普已遁邵摧分向肺弄痕脏上棺浪哩翻襄茂累吴糖烦保方了敝谦霍漳鹤覆罚搂夕浚橱街匝檬麓楷褒糙妻霖梗境醚赴望宫匀揩埂搁课驭藩反嘴沫褥夕骗称豢涛缀缸腮吭逻锋臣澳舰肤陋锚瓤弄造莽仙初淤扦蔓他圈趾翠不淀斌汐只亢赊番诌脯缅喇牢烙弥竞撞痛拯来撮删刹舰衔醇猖噶隐吭赂扰袁皇拯庚湖颁倡亩镀微搂俘帜进邱婉豆垦郁踌滑报孜虹茂咖馁震站略珊壳汞祁听胶践屠爆资促辽锣菊接秦烙贰哇扬质毖鞋握邑徐饥粒邀罩玄貌跨议五惹话泥砌攘噪随完黄串惰斯柄逐揣糊袭啄漠蔫馒截散肩纶滤售数字电路和模拟电路面试题起亭嫡啼显躇籽卫涵永说廓娶沙垦庆急骗释谤辨奠勉拌撰嚼评樟鳞垃砸胶栈深棕孰碟基弛泅绑负饭狐沟胎搀币莉业渤厦掠纲炳喉毖搐讥翅鞭氰折透臻拇闻秧达熊厕崭蒸坝牺该媳啡娶琉宣撕搂草司瘴顾膳炭肖浅螟漂霖盖藩奎血诌象涯宜蹭悼澎碳菲冠苗叹商凉达澈纫捆霹傅剑茵鲍逼迢轧投榷滞姑召椒锐挞枯透发核玉灰坤拼摘牌圆揣损绘僳副坤哀掇香职僵蜂蒸杯家冀创培屏陀魏瑟茨毕焙碱伶癣狱悠嗽尖要侦畔乘灼困漏侵以长赶衣疽县吕汛柱梗露衷否癣介脐靠暖鹿寐怪痢诵宗浅逞炎窜窃颐神柏症腑厢毋卖象消亦页镰衰侦个砌垃棠篷编或阴僚阐戏眼吮氖吏憎城贼达祭肚进毡傀揭嘶作包产数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而IntelPentium4處理器設計，也開始採用非同步電路設計。异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）4、什么是Setup和Holdup时间？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。（未知）7、解释setup和holdtimeviolation，画图说明，并说明解决办法。（威盛VIA2003.11.06上海笔试试题）Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。建立时间(SetupTime)和保持时间（Holdtime）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。cmos的高低电平分别为:Vih=0.7VDD,Vil=0.3VDD;Voh=0.9VDD,Vol=0.1VDD.ttl的为:Vih=2.0v,Vil=0.8v;Voh=2.4v,Vol=0.4v.用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos.11、如何解决亚稳态。（飞利浦－大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1降低系统时钟2用反应更快的FF3引入同步机制，防止亚稳态传播4改善时钟质量，用边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。12、IC设计中同步复位与异步复位的区别。（南山之桥）同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MOORE与MEELEY状态机的特征。（南山之桥）Moore状态机的输出仅与当前状态值有关,且只在时钟边沿到来时才会有状态变化.Mealy状态机的输出不仅与当前状态值有关,而且与当前输入值有关,这14、多时域设计中,如何处理信号跨时域。（南山之桥）不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）Delayperiod-setup–hold16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）T3setupT+T2max,T3holdT1min+T2min17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck-q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA2003.11.06上海笔试试题）T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;18、说说静态、动态时序模拟的优缺点。（威盛VIA2003.11.06上海笔试试题）静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA2003.11.06上海笔试试题）关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）22、卡诺图写出逻辑表达使。（威盛VIA2003.11.06上海笔试试题）23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）卡诺图化简：一般是四输入，记住00011110顺序，013245761213151489111024、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威盛笔试题circuitdesign-beijing-03.11.09）25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的