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11.4版图设计规则DesignRule一.集成电路设计基础(第二讲)李福乐清华大学微电子所上一讲主要内容•课程介绍•集成电路设计背景知识•硅栅CMOS集成电路版图流程•CMOS工艺中集成元件的版图、结构和电特性版图设计规则DesignRule•引言•设计规则(TopologicalDesignRule)–上华0.6umDPDMCMOS工艺拓扑设计规则–设计规则的运用•版图设计准则(‘Rule’forperformance)–匹配–抗干扰–寄生的优化–可靠性引言•芯片加工:从版图到裸片制版加工是一种多层平面“印刷”和叠加过程,但中间是否会带来误差?一个版图的例子:引言加工后得到的实际芯片版图例子:引言2引言•加工过程中的非理想因素–制版光刻的分辨率问题–多层版的套准问题–表面不平整问题–流水中的扩散和刻蚀问题–梯度效应引言•解决办法–厂家提供的设计规则(topologicaldesignrule),确保完成设计功能和一定的芯片成品率,除个别情况外,设计者必须遵循–设计者的设计准则(‘rule’forperformance),用以提高电路的某些性能,如匹配,抗干扰,速度等设计规则(topologicaldesignrule)基本定义(Definition)WidthSpaceSpaceEnclosureExtensionExtensionOverlap1.请记住这些名称的定义2.后面所介绍的layoutrules必须熟记,在画layout时须遵守这些规则。设计规则上华0.6umDPDMCMOS工艺拓扑设计规则N-wellactiveP+implantN+implantpoly1metal1contactviametal2poly2版图的层定义HighResistor设计规则Nwell相同电位阱的阱间距1.51.c不同电位阱的阱间距4.81.b阱的昀小宽度3.01.a含义尺寸符号P+ActiveP+N+N+Activeaecdfbg3设计规则NwellP+ActiveP+N+N+Activeaecdfbg阱对其中P+有源区昀小覆盖1.81.f阱外P+有源区距阱昀小间距0.41.g阱外N+有源区距阱昀小间距1.81.e阱对其中N+有源区昀小覆盖0.41.d含义尺寸符号设计规则active有源区昀小间距1.22.c昀小沟道宽度0.752.b用于互连的有源区昀小宽度0.62.a含义尺寸符号N+P+N+N+P+bbc.2c.4c.3c.1aa设计规则poly1昀小NMOS沟道长度0.64.c昀小PMOS沟道长度0.64.dPoly1昀小间距0.754.b用于互连的poly1昀小宽度0.64.a含义尺寸符号N+P+eeggbbcabdff可做MOS晶体管栅极、导线、poly-poly电容的下极板可做MOS晶体管栅极、导线、poly-poly电容的下极板设计规则poly1场区poly1与有源区昀小内间距0.34.g硅栅与有源区昀小内间距0.54.f硅栅昀小出头量0.64.e含义尺寸符号N+P+eeggbbcabdff可做MOS晶体管栅极、导线、poly-poly电容的下极板可做MOS晶体管栅极、导线、poly-poly电容的下极板设计规则HighResistor高阻对poly2的昀小覆盖1.05.c高阻与poly2的间距1.05.d高阻昀小间距1.05.b高阻昀小宽度2.05.a含义尺寸符号在Poly2上定义高阻区在Poly2上定义高阻区abcd/ffeh设计规则HighResistor高阻与有源区的间距0.55.g高阻与poly1电阻的间距1.05.h高阻与低阻poly2电阻的间距0.85.f高阻与poly2电阻接触孔间距0.65.e含义尺寸符号其上禁止布线高阻层定义电阻长度Poly2定义电阻宽度其上禁止布线高阻层定义电阻长度Poly2定义电阻宽度abcd/ffeh4设计规则poly2Poly2不能在有源区上-6.f电容Poly2对接触孔昀小覆盖0.86.e电容底板对顶板的昀小覆盖1.56.dPoly2与有源区的昀小间距做关键电容时的间距0.53.26.cPoly2不能跨过poly1边沿-6.gpoly2做电容时的昀小间距1.06.bpoly2做电容时的昀小宽度1.26.a含义尺寸符号可做多晶连线、多晶电阻和poly-poly电容的上极板可做多晶连线、多晶电阻和poly-poly电容的上极板abcdeij设计规则poly2除做电容外,Poly2不能与poly1重叠-6.m电阻Poly2对接触孔昀小覆盖0.56.lPoly2不能用做栅-6.kPoly2电阻之间的昀小间距1.06.jpoly2做电阻时的昀小间距1.06.ipoly2做导线时的昀小宽度0.86.h含义尺寸符号可做多晶连线、多晶电阻和poly-poly电容的上极板可做多晶连线、多晶电阻和poly-poly电容的上极板abcdeij设计规则implant注入区对有源区昀小包围0.68.c注入区与有源区昀小间距0.68.d同型注入区昀小间距0.98.b注入区昀小宽度0.98.a含义尺寸符号N+abcdfEH设计规则implant注入区对有源区昀小覆盖(定义buttingcontact)08.HN+(P+)注入区与N+(P+)栅间距0.758.fN+(P+)注入区与P+(N+)栅间距0.758.E含义尺寸符号N+abcdfEH设计规则contact接触孔间距0.710.bN+/P+buttingcontact面积.6*1.610.a.1接触孔昀小面积.6*.610.a含义尺寸符号aabcdefggc.3a.1定义为金属1与扩散区、多晶1、多晶2的所有连接!定义为金属1与扩散区、多晶1、多晶2的所有连接!设计规则contact漏源区接触孔与栅昀小间距0.610.fPoly1,2上孔与有源区昀小间距0.610.g有源区对buttingcontact昀小覆盖0.810.c.3有源区,Poly1,Poly2对昀小孔昀小覆盖0.410.c(d,e)含义尺寸符号aabcdefggc.3a.15设计规则metal1昀大电流密度1.5mA/um-金属1对buttingcontact的昀小覆盖0.611.c.2金属1对昀小接触孔的昀小覆盖0.311.c.1禁止并行金属线90度拐角,用135度拐角代替--金属1昀小间距0.811.b金属1昀小宽度0.911.a含义尺寸符号abc.1c.2c.2设计规则viaPoly与有源区对过孔的昀小间距或覆盖0.5建议过孔与接触孔的昀小间距0.512.h过孔间距0.812.b金属1对过孔的昀小覆盖0.412.g单个过孔的昀大电流1.5mA12.k接触孔、poly-poly电容和栅上不能打过孔-12.d~f过孔昀小面积.7*.712.a含义尺寸符号abghh定义为两层金属之间的连接孔定义为两层金属之间的连接孔设计规则metal2禁止并行金属线90度拐角,用135度拐角代替-13.f宽金属2与金属2的昀小间距1.513.d昀大电流密度1.5mA/um13.h金属2对过孔的昀小覆盖0.413.c金属2昀小间距0.813.b(e)金属2昀小宽度0.913.a含义尺寸符号abcddeWidth10um可用于电源线、地线、总线、时钟线及各种低阻连接可用于电源线、地线、总线、时钟线及各种低阻连接设计规则powersupplylineSlot规则见工艺文档--金属2昀小长度300.017.b金属2昀小宽度20.017.a含义尺寸符号由于应力释放原则,在大晶片上会存在与大宽度金属总线相关的可靠性问题。表现在裂痕会沿着晶片的边缘或转角处蔓延currentcurrentabslotmetal缝隙用于宽度任何大于20μm,长度大于300μm的金属线。缝隙与电流方向平行设计规则高阻多晶电阻R=R□•(L-Ld)/(W-Wd)R□=996欧姆Ld=1.443uWd=0.162u温度系数:-3.04E-03/度电压系数:-4.36E-03/V1.01.0WL0.40.61.01.0/0.81.0Poly1Resistor0.3设计规则Poly-Poly电容1.21.01.50.81.80.41.22.00.3WLC=0.7*W*LfF1.50.750.70.7温度系数:2.1E-05/度电压系数:-7.7E-05/V0.66设计规则MOST.6.6.4.4.4.6.3.6.6WLBSDG例:NMOS设计规则的运用•MOS晶体管的版图设计•电阻的版图设计•电容的版图设计设计规则的运用•TASK1:设计一个反相器的版图,其中的NMOS和PMOS晶体管均为昀小尺寸设计规则的运用•TASK2:设计一个共源放大电路(练习)80/0.815kVDDINOUT又试问NMOS晶体管的漏极面积和周长是多少?设计规则的运用•TASK3:设计一个简单开关电容电路(练习)f1f2INOUT30/0.660/0.62pF6/0.612/0.6X又试问X点的寄生电容如何计算?版图设计准则(‘Rule’forperformance)•匹配•抗干扰•寄生的优化•可靠性7匹配设计•在集成电路中,集成元件的绝对精度较低,如电阻和电容,误差可达±20%~30%•由于芯片面积很小,其经历的加工条件几乎相同,故同一芯片上的集成元件可以达到比较高的匹配精度,如1%,甚至0.1%•模拟集成电路的精度和性能通常取决于元件匹配精度匹配设计•失配:测量所得的元件值之比与设计的元件值之比的偏差•归一化的失配定义:–设X1,X2为元件的设计值,x1,x2为其实测值,则失配δ为:()()()11221121212−=−=xXxXXXXXxxδ匹配设计•失配δ可视为高斯随机变量•若有N个测试样本δ1,δ2,…,δN,则δ的均值为:•方差为:∑==NiiNm11δδ()∑=−−=NiimNs1211δδδ匹配设计•称均值mδ为系统失配•称方差sδ为随机失配•失配的分布:•3δ失配:|mδ|+3sδ概率99.7%匹配设计•失配的原因–随机失配:尺寸、掺杂、氧化层厚度等影响元件值的参量的微观起伏(fluctuation)•随机失配可通过选择合适的元件值和尺寸来减小–系统失配:工艺偏差,接触孔电阻,扩散区相互影响,机械压力,温度梯度等•系统失配可通过版图设计技术来降低匹配设计•随机统计起伏(Fluctuations)–周边起伏(peripheralfluctuations)•发生在元件的边沿•失配随周长的增大而减小–区域起伏(areafluctuations)•发生在元件所覆盖的区域•失配随面积的增大而减小8匹配设计•电容随机失配–两个大小均为C的电容的失配:•Kp和ka分别为周边起伏和区域起伏的贡献,均是常量–一般地,电容失配与面积的平方根成反比,即容量为原来2倍,失配减小约30%–不同大小电容匹配时,匹配精度由小电容决定CkkCspaC+=1匹配设计•电阻随机失配–两个阻值为R、宽度为W的电阻的失配:•Kp和ka分别为周边起伏和区域起伏的贡献,均是常量–一般地,电阻失配与宽度成反比,即阻值为原来2倍,失配为原来的一半–不同阻值的电阻,可通过调整宽度来达到相同的匹配精度WkkRWspaR+=1匹配设计•晶体管匹配:主要关心元件之间栅源电压(差分对)和漏极电流(电流镜)的偏差–栅源电压失配为:–漏极电流失配为:⎟⎟⎠⎞⎜⎜⎝⎛Δ−Δ≅Δ212kkVVVgstGS⎟⎟⎠⎞⎜⎜⎝⎛Δ+≅1121221gstDDVVkkIIΔVt,Δk为元件间的阈值电压和跨导之差,Vgs1为第1个元件的有效栅电压,k1,k2为两个元件的跨导对于电压匹配,希望Vgs1小一些(0.1V),但对电流匹配,则希望Vgs1大一些(0.3V)TGSgsVVV−≅匹配设计•晶体管随机失配–在良好的版图设计条件下–阈值电压–跨导–均与栅面积的平方根成反比effeffVVLWCstt=effeffkkLWCks=CVt和Ck是工艺参数背栅掺杂分布的统计起伏(区域起伏)线宽变化,栅氧的不均匀,载流子迁移率变化等(边沿和区域起伏)匹配设计•系统失配–工艺偏差(ProcessBias)•在
本文标题:第二讲集成电路版图设计规则
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