ModelSim入门教程

1Modelsim入门教程2一.Modelsim简介Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比Quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。ModelSim分几种不同的版本：SE、PE和OEM，其中集成在Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。比如为Altera提供的OEM版本是ModelSim-Altera,为Xilinx提供的版本为ModelSimXE.SE版本为最高级版本,在功能和性能方面比OEM版本强很多,比如仿真速度方面,还支持PC、UNIX、LIUNX混合平台.3FPGA(Field-ProgrammableGateArray)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。VerilogHDL是一种硬件描述语言（HDL:HardwareDescriptionLanguage），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VHDL是VHSICHardwareDescriptionLanguage(VHSIC硬件描述语言)。VHSIC是VeryHighSpeedIntegratedCircuit的缩写，是20世纪80年代在美国国防部的资助下始创的，并最终导致了VHDL语言的出现。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。testbench是一种验证的手段。首先，任何设计都是会有输入输出的。但是在软环境中没有激励输入，也不会对你设计的输出正确性进行评估。那么此时便有一种，模拟实际环境的输入激励和输出校验的一种虚拟平台的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是testbench的含义。RTL在电子科学中指的是寄存器转换级电路(RegisterTransportLevel)的缩写，也叫暂存器转移层次。在RTL级，IC是由一组寄存器以及寄存器之间的逻辑操作构成。4为什么要学Modelsim?1.Modelsim是专业的HDL语言仿真器,比Quartus自带的仿真器功能强大的多.2.Quartussimulator不支持Testbench,只支持波形文件.vwfvwf文件全称是矢量波形文件(VectorWaveformFile)，是QuartusII中仿真输入、计算、输出数据的载体。一般设计者建立波形文件时，需要自行建立复位、时钟信号以及控制和输入数据、输出数据信号等。其中工作量最大的就是输入数据的波形录入。比如要仿真仅1KB的串行输入数据量，则手工输入信号的波形要画8000个周期，不仅费时费力而且容易出错怎样入门?对于初学者，modelsim自带的教程是一个很好的选择，在Help-SEPDFDocumentation-Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。5Modelsim的安装同许多其他软件一样，ModelsimSE同样需要合法的License,通常我们用Kengen产生license.dat。⑴解压安装工具包开始安装，安装时选择Fullproduct安装。当出现InstallHardwareSecurityKeyDriver时选择否。当出现AddModelsimToPath选择是。出现ModelsimLicenseWizard时选择Close。⑵在C盘根目录新建一个文件夹flexlm，用Keygen产生一个license.dat,然后复制到该文件夹下。⑶修改系统的环境变量。右键点击桌面我的电脑图标，属性-高级-环境变量-（系统变量）新建。按下图所示内容填写，变量值内如果已经有别的路径了，请用“；”将其与要填的路径分开。LM_LICENSE_FILE=c:\flexlm\license.dat678使用Modelsim进行仿真Modelsim运行方式有4种:用户图形界面模式交互式命令行模式不显示modelsim的可视化界面,仅通过命令控制台输入的命令完成所有工作Tcl和宏模式编写可执行扩展名为do或者tcl语法文件批处理模式其所有操作都在后台进行，用户看不到modelsim的界面，也不需要交互式输入命令。当工程很大，文件比较多时，用批处理比较方便。直接运行批处理文件,在后台调用modelsim,执行modelsim的脚本文件*.do,完成操作注:仿真仿真分为功能仿真,门级仿真,时序仿真功能仿真(前仿真,代码仿真)主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench.在设计的最初阶段发现问题,可节省大量的精力门级仿真和时序列仿真(后仿真)使用综合软件综合后生成的门级网表进行仿真,不加入时延文件的仿真就是门级仿真.可以检验综合后的功能是否满足功能要求,其速度比功能仿真要慢,比时序仿真要快.在门级仿真的基础上加入时延文件(.sdf)的仿真就是时序仿真,比较真实地反映了逻辑的时延与功能.综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规10功能仿真功能仿真需要的文件1．设计HDL源代码：可以使VHDL语言或Verilog语言。2．测试激励代码：根据设计要求输入/输出的激励程序3．仿真模型/库：根据设计内调用的器件供应商提供的模块而定，如：FIFO、ADD_SUB等仿真步骤以4位计数器为例给出详细步骤1.启动modelsim软件先在c盘建立文件夹count4,在modelsim中选择File-ChangeDirectory,在弹出的Choosefolder对话框中设置目录路径为c:/count42.建立工程在modelsim中建立project,选择File-New-Project.在ProjectName栏中填写你的项目名字，建议和你的顶层文件名字一致。ProjectLocation是你的工作目录，你可通过Brose按钮来选择或改变。DdfaultLibraryName可以采用工具默认的work。Workspace窗口的library中就会出现work库.11123.为工程添加文件工程建立后,选择AddExsitingFile后，根据相应提示将文件加到该Project中这里是count4.v和其测试向量count_tp.v,源代码如下:13144.编译文件编译（包括源代码和库文件的编译）。编译可点击ComlileComlileAll来完成。5.装载文件(1)双击libray中work中的count_tp装载(2)点击simulate–startsimulation按右图设置,点击ok156.开始仿真点击workspace下的sim,点击count_tp,选择addaddtowave然后点run–all,开始仿真167.退出仿真在仿真调试完成后退出仿真,在主窗口中选择simulateendsimulation17补充:(1)也可以不加testbench,仿真步骤跟前面相似,装载文件时双击count4在sim中点击count4,addaddtowave对输入信号clk,reset编辑测试波形点击run-all18(2)我们可以在modelsim内直接编写TestbenchModelsim提供了很多Testbench模板，我们直接拿过来用可以减少工作量。点View-Source-ShowLanguageTemplates然后会出现一个加载工程，接着你会发现在刚才的文档编辑窗口左边出现了一个LanguageTemplates窗口19展开Verilog项，双击CreatTestbench会出现一个创建向导选择SpecifyDesignUnit工作库下的目标文件，点Next可以指定Testbench的名称以及要编译到的库等，此处我们使用默认设置直接点Finish。这时在Testbench内会出现对目标文件的各个端口的定义还有调用函数接下来，设计者可以自己往Testbench内添加内容了，然后保存为.v格式即可。按照前面的方法把Testbench文件也编译到工作库中.•8位计数器功能仿真•进入ModelSim主窗口后，选择File菜单下的“newproject”，新建一个工程，在弹出的对话框中，给该工程命名并指定一个存放的路径，如图：•工程名保持和顶层文件名一致是比较推荐的方法，路径的选择如4位计数器例子，默认的库名选择“work”，设置完成后点击“OK”。20•新建好工程后，会弹出一个对话框，如图：•要选择新建一个文件还是添加已存在的文件均可，在这里新建两个文件，一个是counter8.v,一个是test_counter8.v。前者是原始的设计文件，后者是其相应的仿真测试文件。21•counter8.v文件代码22•test_counter8.v文件代码23•在ModelSim主窗口的project区域已经能看到刚建立的两个文件，如图：•这时由于没有编译文件，所以在status一栏显示的是两个问号。接下来在project区域单击鼠标右键，选择“CompileCompileAll”，把源文件编译到当前工程的工作库当中，如图:•在ModelSim主窗口下方的Transcript区域中如果看到下图字样，就说明编译通过：24•编译通过后界面有两个successful字样。在project区域中的status一栏中能够看见两个绿色的对勾，也说明编译成功。•编译通过后，再在project区域里用鼠标右键点击“AddtoProjectSimulationConfiguration”，如图：•在出现的AddSimulationConfiguration对话框的右下角打开optimizationoptions，打开后切换到Options选项卡页面，在optimizationLevel中选择Disableoptimization，如图：25•点击ok后，返回AddSimulationConfiguration对话框，在Optimization栏中关闭EnableOptimiztion，再展开work目录，选中test_counter8，之后save保存，如图：•此时在project区域出现一个仿真配置文件Simulation，双击它就能进入仿真了。而且重启modelsim软件也可以双击它进入仿真。26•双击simulation后进入仿真波形界面，在object区域鼠标右键选择“AddTowaveSignalsinRegion”，把要仿真的信号添加到wave窗口，如图:27•在wave窗口中的两个信号量改成如符号数显示，方便观察，在load_din和dout上依次单击鼠标右键进行修改，如图：28•在Transcript区域的VSIM提示符后输入命令“run1us”，把仿真的时间设置成1微秒，画面会出现这个测试文件的内容。如图：29•简单的组合逻辑设计•目的:掌握基本组合逻辑电路的实现方法。•这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。•在VerilogHDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现