PCB设计规范——生产可测性要求(doc 7)

PCB设计规范——生产可测性要求1范围本标准规定了PCB的生产可测性设计要求。本标准适用于PCB的设计。2定义本标准采用下列定义。2.1在线测试（ICT）也称内电路测试，也就是在单板上对器件进行测试的一种方法。通过在线测试仪在被测试单板上的测试点上施加测试探针来测试器件，网络电气特性的一种测试方法。2.2功能测试通过功能测试仪模拟被测试单板实际运行的环境来确认单板所有的功能的一种测试方法。3基本要求3.1总体方案确定的子系统、模块或单板应有通讯接口。3.2为子模块和单板所确定的软件和硬件接口应尽量统一和标准。3.3应尽量采用具有自检和自环等自测试功能的元器件。3.4在总体方案中为子模块和单板的自测试功能分配或预留一定的命令编码。3.5为使在线测试可行和方便，单板上的元器件（特别是SMT器件）应设计测试点，或者采用具有边界扫描测试（BST）功能的IC。4在线测试对PCB设计的要求4.1测试点的设置准则4.1.1如果一个节点网络中有一个节点是连接到贯穿的器件上，那么不必设置测试点。4.1.2如果一个节点网络中连接的所有元件都是边界扫描器件（都是数字器件），那么此网络不必设计测试点。4.1.3除了上述两种情况及本标准4.4所描述的情况以外，每个布线网络都应当设置一个测试点，在单板电源和地走线上，每2A电流至少有一个测试点。测试点尽量集中在焊接面，且要求均匀分布在单板上。4.1.4测试点的密度不超过30个/inch2。4.2测试点的尺寸要求4.2.1测试点的自身尺寸要求a）尽量使元器件装在A面（Topside），B面（Bottomside）器件高度应尽量避免超过150mil；b）采用金属化通孔，通孔大小为Φ外≥0.9mm（36mil）,Φ内≤0.5mm（20mil）；c）或采用单面测试焊盘，焊盘大小Φ≥0.9mm（36mil）；d）相邻测试点的中心间距,优先选用d≥1.8mm（70mil），可以选用d≥1.25mm（50mil）；e）测试点是必须可以过锡的（打开防焊层）。4.2.2测试点与通孔的间距d（见图1）推荐0.5mm（20mil）最小0.38mm（15mil）图1测试点与通孔间距4.2.3测试点与器件焊盘间距d（见图2）推荐0.5mm（20mil）最小0.38mm（15mil）图2测试点与器件焊盘间距4.2.4测试点与器件体间距d（见图3）推荐1.27mm（50mil）最小0.76mm（30mil）图3测试点与器件体间距4.2.5测试点与铜箔走线间距d（见图4）推荐0.5mm（20mil）最小0.38mm（15mil）图4测试点与铜箔走线TestpadViadddd间距4.2.6测试点与板边缘间距d（见图5）最小3.18mm（125mil）图5测试点与板边缘间距4.2.7测试点与定位孔间距d（见图6）最小5mm（200mil）图6测试点与定位孔间距EdgeofboardddTestpad定位孔d4.3定位孔要求4.3.1必须在单板对角线处至少设置二个定位孔。4.3.2定位孔标准孔径3.2mm±0.05mm,针对公司不同产品的单板也可采用以下优选孔径：2.8mm±0.05mm，3.0mm±0.05mm,3.5mm±0.05mm和4.5mm±0.05mm。对于同一产品的不同单板，若PCB外形尺寸相同，则定位孔的位置也必须统一。4.3.3定位孔为光孔，即非金属化的通孔（射频板除外）；4.3.4如果已有安装孔（扣手安装孔除外）满足上述要求，不必另设定位孔。4.4器件特殊引脚的处理4.4.1为了加强数字测试的隔离效果，减少反驱动对数字器件的损坏，Enable、Set、Reset、Clear和三态控制脚等引脚不能直接连接至电源或地。必须接一个上拉或下拉电阻（不小于470Ω），典型值为1KΩ。4.4.2对于时序电路，元件的复位、预置端，即使在电路中不用，也要留下测试点，这样可以提高时序电路的初始状态的预置能力，简化测试过程。如果需要接地或接电源则按照上述的规定进行设计。4.4.3所有的FlashMemory、FPGA、CPLD等需要在线编程的器件必须在所有的管脚上留出测试点。测试点的大小间距按照上面的规定执行。4.4.4有共用电路的不同器件应分别控制，如图7所示。避免使用推荐使用图7共用电路器件4.4.5尽量选择具有边界扫描测试BST（BoundaryScanTest,BST）的IC，并在使用中满足以下要求：a）如果单板上有两个或两个以上的边界扫描芯片，必须形成一个单一的边界扫描链。如图8。所有芯片的TCK、TMS、TRST（若有的话）连在一起；b）第一块芯片的TDO连第二块的TDI，依次类推，直至最后一片；c）如图8所示CTDI、CTCK、CTMS、CTRST网络上均接有上拉或下拉电阻，避免引脚悬空，典型电阻值取1KΩ；d）在如图标有处，均须设置测试点；OEOEOEOE+图8边界扫描芯片测试点e）在两个有边界扫描功能的芯片之间存在一些非边界扫描芯片，如果这些非边界扫描芯片的逻辑不复杂，（例如，74系列的中小规模逻辑芯片）那么这些与边界扫描芯片相连的非边界扫描芯片的引脚可以不加测试点。f）若按图8所示的连接方式对功能的实现带来影响，可以对每一个带有边界扫描的IC的TDI、TDO、TCK、TMS和TRST(若有的话)分别连出并设有测试点，测试时可以对每一个带有边界扫描的IC单独进行测试，或通过夹具连成图8的形式进行测试。CTDI……CTCKCTMSCTRSTTDITDOTCKTMSTRSTTDITDOTCKTMSTRSTTDITDOTCKTMSTRST5功能测试方面的可测性设计要求5.1对于具有CPU系统的单板，在连接器的插针上引出通讯接口（如：8031系统中可将串行口接出）。5.2各单板的硬软件接口应统一和标准，如使用统一的通讯接口等。5.3连接器上的输出插针应具有足够的驱动能力（扇出降额），以便驱动测试板。5.4对于频率较高的连接器插针，应提供阻抗匹配数据，以便自制设备人员设计PCB板时考虑阻抗匹配问题。5.5单板设计应尽量满足带电插拔要求。5.6产品结构应使单板插拔方便。5.7单板版本升级时尽量不改变硬件接口。5.8单板设计时应尽量提高单板的自测试能力，如将输入输出信号设计在板内可进行自环或者在单板接口处手工自环。5.9单板软件应对所有能进行自检的芯片进行自检测试。5.10单板的自测试结果应能按一定的通讯协议通过通讯接口向板外输出。5.11单板应可以由外部设备通过通讯口按一定的通讯协议实现该单板的所有功能配置。5.12为提高测试设备的开发效率，当被测试对象采用了新的技术和芯片时，产品开发部门应提供这方面的技术支持。