Verilog-HDL-课程设计报告-四人抢答器电路设计-河海大学

1106251013027430210625101352013.01.041四人抢答器电路设计摘要VerilogHDL课程设计的主要动机是1.培养综合运用知识和独立开展实践创新的能力；2.通过完成四人抢答器电路设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起来，而且能够对分析、解决实际的数字电路问题进一步加深认识，为今后能够独立进行某些数字应用系统的开发设计工作打下一定的基础；3.通过搭建调试电路，进一步熟悉相关仪器设备的使用；4.通过Verilog程序的编写，进一步熟悉VerilogHDL的语法知识；5.规范化训练学生撰写技术研究报告，提高书面表达能力。四人抢答器电路设计的主要问题在于各个模块的正确分配，从而使设计出的电路更加符合要求。为了使各个模块能够正确分配，在程序开始设计之前，必须反复推敲本组的设计方案并设计好各个模块的方框图。如果一切都设计好之后，那么最后的电路会具有抢答第一信号鉴别和锁存功能、主持人清屏功能、30秒倒计时功能、蜂鸣器报警功能。实现四人抢答器的预期功能需要：1.将任务分成若干模块，查阅相关论文资料，分模块调试和完成任务；2.遇到本组内解决不了的问题，及时和其他小组交流或询问老师；3.进行模块调试时，根据试验箱上现象的不同及时调整相关程序的内容。本次课程设计的实现的重要结果1.完成了实验环境搭建；2.实现了一四人抢答器，有人抢答成功后，其他人再抢答无效；3.通过蜂鸣器响1秒来提示抢答成功，并在数码管上显示抢答者的序号；4.主持人通过按键清除抢答信息，并开始30秒的答题倒计时，当倒计时结束时，通过蜂鸣器响1秒来提示回答问题时间到，此时可以开始新一轮的抢答。当然，本次课程设计还有诸多不足之处，我们已经力求改进以求设计的实用性及完美性。关键字：VerilogHDL方框图QuartusII抢答器2AbstractThemainmotivationsoftheVerilogHDLcurriculumdesignincludingfiveaspects.Thefirstofthemiscultivatingthecapabilitiesofintegrateduseofknowledgeandcarryingoutpracticalinnovationindependently.Secondly,bycompletingfourpeopleRespondercircuitdesign,studentscannotonlyapplythetheorieswhattheyhavelearnedinclassestothepracticalapplication,butalsodeepentheunderstandingofanalyzingandsolvingthequestionaboutpracticaldigitalcircuit,whichcanformthefoundationforcarryingoutthedevelopmentanddesignworkofsomedigitalapplicationssystemsinthefuture.Thirdly,webecomemorefamiliarwiththeuseoftheequipmentbybuildingdebugcircuitry.Fourthly,bywritingVerilogprogram,wewillbemoreskilledinVerilogHDLsyntaxknowledge.Thelastoneofthemistrainingstudentstowriteatechnicalreportstandardizedtoimprovewritingskills.Themainproblemofitisthatthecorrectallocationofthevariousmodules,sothatthecircuitismoreinlinewiththerequirements.Inordertoassigneachmodulecorrectly,wemustscrutinythedesignrepeatedlyandfinishtheblockdiagramofeachmodulebeforewebegantheprogram.Ifalldesignedareok,thefinalcircuitwillhavetheabilitiesinidentifyingandlatchingthefirstsignal,clearingscreenwiththehost,30-secondcountdownfunction,buzzeralarmfunction.Achievingtheintendedfunctionofthefour-personResponderneed:1.Taskisdividedintoanumberofmodulesandhavingaccesstorelevantinformationpapers,sub-moduledebuggingandcompletingthetask;2.Solvingtheprobleminatimelymannerandcommunicatingwithothergroupsoraskingateacher;3.Whendebuggingmodule,weshouldadjustofthecontentsoftherelevantproceduresonthetimedependingonthedifferentphenomenon.Thecurriculumdesignachievedimportantresultsincluding:1.Completingstructuresofexperimentalenvironment;2.AchievingafourpeopleResponderandotherscannotanswerininvalidaftersomeoneansweredinsuccess;3.Withbuzzersecondstopromptanswerinsuccess,anddisplaytheanswerintheserialnumberonthedigital;4.Thehostclearstheinformation,andbegintoanswer30secondscountdowntimepromptedtoanswerquestionsbyonesecondbuzzer,whenthecountdownisend,anewroundwillstart.Ofcourse,duringthecurriculumdesign,therearestillmanyinadequacies,wehavesoughttoimprovethepracticalityandperfection.Keyword:VerilogHDLBlockdiagramQuartusIIResponder31系统设计1.1要求的设计目标（1）实现一四人抢答器，有人抢答成功后，其他人再抢答无效；（2）通过蜂鸣器响1秒来提示抢答成功，并在数码管上显示抢答者的序号；（3）主持人通过按键清除抢答信息，并开始30秒的答题倒计时，当倒计时结束时，通过蜂鸣器响1秒来提示回答问题时间到，此时可以开始新一轮的抢答。1.2方案的对比分析与确定我们通过搜索资料，并且依据所学知识，为清晰明了简便的设计出想达到的目标，最终我们采用设计的总体方案是将整个任务分成3个模块即分频模块、抢答及报警模块、倒计时并报警模块。1.3电路方框图及说明图1电路方框图及说明1.4电路设计及说明1.4.1分频模块因为试验箱上的时钟是50M的，而倒计时模块中要用到1hz和1khz的时钟，所以要对50M时钟进行分频产生1hz和1khz的时钟，分频模块程序如下：modulefenpin(rst,clk,clk_1khz,clk_1hz);inputrst,clk;outputclk_1khz,clk_1hz;regclk_1khz,clk_1hz;reg[24:0]count1;reg[14:0]count2;always@(posedgeclkornegedgerst)beginif(!rst)count1=0;分频模块产生1hz和1khz的时钟信号倒计时模块抢答模块进行30秒的倒计时（译码显示），倒计时结束时，蜂鸣器响1s提示答题结束鉴别抢答成功者序号并译码显示。抢答选手抢答按键输入：din1，din2，din3，din4。主持人控制，清屏按键，倒计时复位开关4elseif(count1==25'd25000000)beginclk_1hz=~clk_1hz;count1=0;endelsecount1=count1+25'b1;endalways@(posedgeclkornegedgerst)beginif(!rst)count2=0;elseif(count2==15'd25000)beginclk_1khz=~clk_1khz;count2=0;endelsecount2=count2+15'b1;endendmodule1.4.2抢答模块、倒计时模块抢答模块中，要具有第一信号鉴别、锁存功能。第一信号鉴别锁存的关键是准确判断出第一抢答者并将其锁存，在得到第一信号后，将输入端封锁，使其他组的抢答信号无效，可以用触发器或锁存器实现。设置抢答按钮din1、din2、din3、din4，主持人复位信号judge。judge=0时，第一信号鉴别、锁存电路、答题计时电路复位；judge=1时，开始抢答，由第一信号鉴别锁存电路形成第一抢答信号，并进行组别显示。倒计时模块中，当主持人启动倒计时开关后，数码管上显示30秒的倒计时并且在倒计时结束后蜂鸣器开始发出报警声音。抢答模块程序、倒计时模块程序综合如下：modulemain(rst,clk,ina,inb,inc,ind,judge,clk_1hz,wei,duan,beep,wei1,duan1,clk_1khz);inputclk,clk_1hz;inputina,inb,inc,ind,judge;output[3:0]wei;output[7:0]duan;inputrst,clk_1khz;output[3:0]wei1;output[7:0]duan1;outputbeep;reg[3:0]wei;reg[7:0]duan;regflag;5reg[5:0]shi,ge,data;reg[4:0]count;reg[3:0]wei1;reg[7:0]duan1;regbeep;regyu;reg[1:0]count3;always@(posedgeclk)beginif(!rst)beginyu=0;endif(!judge)beginflag=0;wei=4'b1111;duan=8'hff;yu=1;endelsebeginif(ge==6'b000000&&shi==6'b000000);elsebeginif(!ina)beginif(!flag)beginwei=4'b1101;duan=8'hf9;flag=1;endendelseif(!inb)beginif(!flag)beginwei=4'b1101;duan=8'ha4;flag=1;endend6elseif(!inc)beginif(!flag)beginwei=4'b1101;duan=8'hb0;flag=1;endendelseif(!ind)beginif(!flag)beginwei=4'b1101;duan=8'h99;flag=1;endendendendendalways@(posedgeclk_1hzornegedgerst)beginif(!rst)begincount=0;endelseif(count=5'd30)count=count;else