7-集成电路版图设计

集成电路设计基础第七章集成电路版图设计华南理工大学电子与信息学院广州集成电路设计中心殷瑞祥教授版图设计概述•版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。•集成电路制造厂家根据版图来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。•设计者只有得到了厂家提供的规则以后，才能开始设计。•版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。•很多集成电路的设计软件都有设计版图的功能，Cadence的Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。版图设计流程设计规则检查DRCDesignRuleCheck电气规则检查ERCElectricalRuleCheck版图与线路图比较程序LayoutVersusSchematic（LVS）版图寄生参数提取LPELayoutParameterExtraction寄生电阻提取PREParasiticResistanceExtraction47.1工艺流程定义7.2版图几何设计规则7.3图元7.4电学设计规则7.5布线规则7.6版图设计7.7版图检查7.8版图数据提交第7章版图设计选择工艺流程需要考虑的因素选择某一家公司的某一工艺来实现我们所设计的IC，除了DesignRules外尚会包含下列资料。1.工艺参数：如每一层的厚度，深度…等。2.工艺流程：如每一步骤所需的时间。3.设计指导(Designguide)：如告诉你如何加contact，如何用library，如何用避免LatchUp…等4.SPICEParameters：SPICE的参数。一般还有分是那一种SPICE的参数。这些参数大致分为(1)基本(Typical)；(2)最快(Fast)及(3)最慢(Slow)。5.Package：可用的包装及PinCount。6.Area：每一个Die的最大容许面积。7.Testing：测试方法8.其它：如温度系数，片电阻(Sheetresistance)系数，Tapeout的流程…等。7.1工艺流程定义设计规则是以晶圆厂实际制造过程为基准，经过实际验证过的一整套参数，是进行版图设计必须遵守的规则，版图设计是否符合设计规则是流片是否成功的一个关键。每一家公司的DesignRules并不相同，同一公司不同Process其DesignRules也会不相同，即使是同一公司同一Process，其DesignRules也会Upgrade。以台湾半导体制造公司(TSMC)的0.35μmCMOS工艺为例，我们给出从工艺文件出发到设计出版图的途径。TSMC的0.35μmCMOS工艺是MOSIS1998年以来提供服务的深亚微米工艺，以下简要介绍利用该工艺的技术文件进行芯片设计的流程。TSMC的0.35m沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数见表。金属布线层及其性能参数沟道长(μm)金属布线层数多晶硅布线层数电源电压(V)W/L阀值电压（V）31级环行振荡器频率(MHz)NMOSPMOS0.35323.30.6/0.400.54-0.77196.173.6/0.400.58-0.76MOSIS为TSMC0.35mCMOS工艺定义的全部工艺层层名层号(GDSII)对应的CIF名称说明Contact25CCC接触孔N_well42CWNN阱Active43CAA有源层P_plus_select44CSPP型扩散N_plus_select45CSNN型扩散Poly46CPG多晶硅Electrode56CEL第二层多晶硅Metal149CMF第一层金属Via150CVA连接第一与第二层金属的接触孔Metal251CMS第二层金属Via261CVS连接第二与第三层金属的接触孔Metal362CMT第三层金属Glass52COG钝化玻璃新加坡Chartered0.35mCMOS工艺定义的全部工艺层Metal-1IMD-10.18umprocessStructure0.18umprocessStructureMetal-3HDPoxidePassivationPESiNA-SiPwellNAPTNwellPAPTVTPPolyPSDNSDNSDNSDPSDPSD=0.18umnVDD1.8V/2.5VnDeepNWELLtoreducesubstratenoisenMIMcapacitor(1fF/um^2)nThick-top-metalforinductorn6Metal1PolynPolycideresistor(7.5Ohm/sq)nHighN/Pimplantresistor(59Ohm/sq,133Ohm/sq)nM1-M5(78mOhm/sq)Thick-top-metal(18mOhm/sq)0.18m制程结构117.1工艺流程定义7.2版图几何设计规则7.3图元7.4电学设计规则7.5布线规则7.6版图设计7.7版图检查7.8版图数据提交第7章版图设计7.2版图几何设计规则•集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的制约，为了保证器件正确工作和提高芯片的成品率，要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片厂家提供。•设计规则（designrule）是版图设计和工艺之间的接口。•设计规则主要包括各层的最小宽度、层与层之间的最小间距等。•设计规则可以采用可缩放的-规则（最小尺寸用的倍数表示）和固定的微米规则（最小尺寸用具体微米数值给出）1.最小宽度(minWidth)在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。最小宽度指封闭几何图形的内边之间的距离TSMC_0.35mCMOS工艺中各版图层的线条最小宽度层(layer)最小宽度(minWidth)单位：lambda=0.2mN阱(N_well)12扩散层(P_plus_select/N_plus_select)2多晶硅(Poly)2有源层(Active)3接触孔(Contact)2*2(固定尺寸)第一层金属(Metal1)3接触孔(Via1)2*2(固定尺寸)第二层金属(Metal2)3第二层多晶硅(Electrode)3接触孔(Via2)2*2(固定尺寸)第三层金属(Metal3)52.最小间距(minSep)间距指各几何图形外边界之间的距离TSMC_0.35mCMOS工艺版图各层图形之间的最小间隔最小宽度(minSep)单位：lambda=0.2μmN_wellActivePolyP_l\plus_select/N_plus_selectContactMetal1Via1Metal2ElectrodeVia2Metal3N_well18Active63Poly13P_plus_select/N_plus_select32Contact223Metal13Via12223Metal24Electrode2233Via223Metal31515151533.最小交叠(minOverlap)交迭有两种形式：a)一几何图形内边界到另一图形的内边界长度(overlap)b)一几何图形外边界到另一图形的内边界长度(extension)XY(a)(b)XYN_wellActivePolyP_l\plus_select/N_plus_selectContactMetal1Via1Metal2ElectrodeVia2Metal3N_well6ActivePoly2P_plus_select/N_plus_select2Contact1.51.51Metal11Via11Metal21Electrode22Via21Metal31Glass6TSMC_0.35mCMOS工艺版图各层图形之间最小交叠新加坡Chartered0.35mCMOS工艺设计规则1.an阱(well)n阱的最小宽度0.8u1.b阱与阱之间的最小间距3.0u1.cndiff到nwell的最小间距(inside)0.2u(outside)1.1u1.dpdiff到nwell的最小间距(inside)1.1u(outside)0.35u1.epmos器件必须在nwell内2.a有源区（active）有源区的最小宽度0.4u2.b有源区之间的最小间距0.6u3.a多晶硅（poly）多晶硅的最小宽度0.35u3.b多晶硅间的最小间距0.45u3.c多晶硅与有源区的最小间距0.2u3.d多晶硅栅在场区上的最小露头0.45u3.e源、漏与栅的最小间距0.6u4.a引线孔（contact）引线孔的最大最小宽度0.4×0.4u4.b引线孔间的最小间距0.4u4.c多晶硅覆盖引线孔的最小间距0.15u4.dmetal1覆盖引线孔的最小间距0.15u4.e引线孔到gate间距0.3u4.fdiff覆盖引线孔的最小间距0.15u5.a金属1（metal1）金属1的最小宽度0.45u5.b金属1间的最小间距0.45u6.a金属2（metal2）金属2的最小宽度0.5u6.b金属2间的最小间距0.5u4.设计规则举例20图多晶硅层相关设计规则的图形关系217.1工艺流程定义7.2版图几何设计规则7.3图元7.4电学设计规则7.5布线规则7.6版图设计7.7版图检查7.8版图数据提交第7章版图设计8.3图元•电路所涉及的每一种元件都是由一套掩模决定的几何形状和一系列物理、化学和机械处理过程的一个有机组合。•仅根据设计规则来设计版图，难以入手。•对版图设计者来讲，工艺能够制造的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家得到。•必要时，设计者需要自己建立相应的元件库。•以下给出根据MOSIS提供的TSMC0.35mCMOS工艺文件设计的几种关键元件，图中几何尺寸的单位都是lambda，对于0.35μm工艺，λ=0.2m。1.NMOS和PMOS•多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区(Active)共同形成N型有源区（NMOS），P+扩散和有源区共同形成P型有源区（PMOS）。有源区分别在栅极两侧构成源区(S)和漏区(D)。源区和漏区又分别通过接触孔(Contact)与第一层金属(Metal1)连接构成源极和漏极。•MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和栅指数(gates)。•栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值为2lambda=0.4μm。•栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3lambda=0.6μm。•栅指数(gates)指栅极的个数。NMOS俯视图PolyN_plus_selectActiveContact213Metal121.51.51PMOS俯视图21321.51.514PolyP_plus_selectActiveContactMetal1N_well2.电阻(Resistor)设计者在Cadence环境下CMOS工艺可用的电阻有多晶硅电阻、有源层电阻和阱区电阻。三种电阻的计算公式均为：其中，Rsh为方块电阻