带DDR2 RAM的PCB的层叠结构设计

，廖洲21武汉理工大学信息学院，武汉（430070）2华中科技大学电信系，武汉（430070）E-mail:[e-mail]摘要：随着处理器的速度的提高，其对外部存储器的速度要求也越来越高，这样导致PCB的设计难度也会随之而增加。论文研究了PCB叠层设计过程以及工程上常用到的材料规格，并讨论了层叠结构对阻抗，信号回路的影响。该论文还分析在绘制带有DDR2芯片的电路板时如何根据阻抗的需要设计层叠结构，并结合实际的工艺制作中的情况，重点提出在设计叠层结构的时候应该注意的参数改变的问题，并分析了参数改变的原因以及解决办法。关键词：SI9000；层叠结构；信号回路；镜像平面；介电常数中图分类号：TP393.01引言随着语音视频压缩处理技术的发展，以及各种智能分析算法的出现，语音和视频处理芯片的处理速度也日益提升。例如，TI公司的最新的DAVICI多媒体信号处理器的速度已经达到了1GHZ。在这样高的速度下，芯片对外部存储器速度的要求也日益提升。从DM642的SDRAM，到最新的DM6467所要求的DDR2，其外部存储器的速度已经从100MHZ提升到了800MHZ[1]。然而随着速度的提高，有关反射、串扰等对信号完整性的影响也逐渐体现出来。因此，我们有必要对PCB的叠层结构、布线约束等进行正确的设计，并在PCB投板前进行仿真，以达到信号完整性的要求。本文主要讨论了带有DDR2RAM的PCB在阻抗和层叠结构上的设计以及在实际制作中会遇到的一些问题。2带DDR2RAM的PCB的阻抗需求DDR2RAM对PCB的阻抗需求是单端60欧，误差+10%[2]。而决定PCB的阻抗的因素，除了覆铜厚度，布线的宽度等，还跟PCB的材质，介电常数等有关。对于单端的PCB走线的阻抗，可以由以下公式计算得到[3]：微带线的阻抗计算公式为：875.98ln()0.81.41rhwtε++(1)带状线的阻抗计算公式为：601.9ln()0.8rbwtε+(2)其中，Er为介质的介电常数，t为传输线覆铜的厚度，h和b为介质的厚度，w为传输线宽。由上式可以看出：PCB走线的阻抗与介质的厚度成正比，与介电常数、传输线覆铜的厚度和传输线宽成反比。知道了PCB阻抗的需求以及阻抗如何计算实现后，我们就可以根据需求设计PCB的叠层和走线宽度了。从公式我们可以看出，计算还是相当复杂的，但是在如今，随着计算机技术的飞速发展，这种传统的复杂的计算已经有很好的软件去完成了。本次计算所采用的软件就是SI9000。SI9000是POLAR公司出品的一款功能强大的PCB阻抗计算软件，它可以实现从普通(Microstrip)、带阻焊覆盖的微带线、嵌入式微带线、带状线（sripline）到普通差分线和埋入式差分线等的阻抗计算。3层叠结构对返回路径的影响在设计的需求中，我们采用的是8层板的PCB设计，PCB的厚度设计为1.6mm。由于主芯片采用的是BGA的封装，并且引脚间距只有0.65mm的间距，所以，走线宽度设定为4mil（1mil=0.0254mm）。要想设计出符合这些需求的PCB，首先就要知道PCB厂家常用的材料的指标和设计工艺。一般来说，多层PCB的结构如图1所示。图1多层PCB结构现在对PCB各层进行简单的介绍。首先，上下两端实线是PCB的表层覆铜。一般来说，表层覆铜的厚度为18μm和32μm两种，另外12μm和70μm供特殊需求。表层覆铜与走线的阻抗有关。同时，在PCB加工过程中，表面两层的覆铜一般是采用蚀刻的方式进行的，这样加工出来的PCB走线的截面将不是一个标准的矩形，而是一个梯形，如下图所示。图2PCB走线截面由于目前我们的PCBDDR2走线的线宽设计为4mil，如果我们设计表面两层的覆铜厚度为32μm，由于长高比为2：1左右，这个梯形就很明显了。而实际导线的上下宽度是不一样的，由趋肤效应我们知道，在高速信号下电子的流动都是集中在导体的表面的[4]。在长高为2：1的情况下，电子相当于就是在一个不规则的截面上流动，阻抗也相对不好控制。所以，我们应该选择比32μm小的覆铜厚度。我们这里选择了18μm的厚度，长高比在4：1左右，截面可近似为矩形。其次是虚线部分，该层一般是采用半固化材料。而常用的半固化材料如表1所示。(mil)介电常数10624.0010822.54.2821164.54.48762874.7221133.54.4而在虚线下方的矩形部分是CORE层，也就是一般所谓的芯板层。对于DDR2的PCB板，采用目前最经济、应用最广泛的FR4材料即可。而对于射频等有特殊需求的板子，还有高TGFR4、高CTIFR4、高频材料、无卤素材料、铝基材料等材料选择。一般来说，CORE层采用FR4材料，常用的厚度有0.05、0.076、0.1、0.13、0.15、0.18、0.21、0.25、0.3、0.36、0.41、0.51、0.6、0.71、0.8、1.0、1.2几种（单位mm）。CORE层上方与半固化层之间，也有一个覆铜层，该层就是为PCB的内部走线层。既可以设计为走线层，也可以设计为平面层（Plane）。那是设计为平面层比较好，还是走线比较好呢？一般来说，该层都会设计为平面层。那么是不是设计为平面层就一定会比走线层的效果好呢？要回答这个问题，就要考虑信号的返回路径。在低速信号（小于或者等于10MHZ）下，信号的返回路径是按照最小阻抗去进行的。而所谓的最小阻抗路径，一般也就是到信号源最短的路径进行的。而在高速信号下，信号的返回路径不再是按照阻抗最小的规律去回流，而是按照感抗最小[5]的规律去回流，而感抗最小的路径，就是磁通量变化最小的路径，如图3所示。图3磁通量变化最小的路径如上图所示，明显看到，信号的回流是沿着传输线进行的。原因很简单，因为沿着传输线返回，则信号环路包含的面积最小，所以磁通量变化也最小。这样问题也来了，信号时沿着传输线返回的，那么是沿着和传输线同样的平面的导体（可能是地，也可能是别的传输线）呢，还是沿着参考平面返回？同样的道理，这样也是根据磁通量变化最小决定的。让我们来先看看图4。，S1为同一平面上两条平行信号线的距离，H1为信号线到参考平面的距离。则明显可见，当S1H1的时候，信号线与参考平面的包含面积最小，所以返回路径在参考平面上。反之，当S1H1的时候，两条信号线所包含的面积最小，所以信号的返回路径将在同层相邻的另外一根信号线上。当信号的返回路径出现在相邻的信号线上时，将会对相邻信号线的信号造成影响。而这种情况就是产生串扰（crosstalk）的其中一种原因。为了避免这种情况发生，就要保证S1H1。由于CORE层一般都是mm级的厚度，而在本设计中，信号线宽为4mil,这样，根据保守的3W法则，信号线间的距离必须在12mil左右（这个距离可以不这么严格），所以，H1必须要小于12MIL。所以，一般信号层与参考平面之间采用半固化片隔离（其厚度是mil级的），而不采用CORE层隔离。而CORE层一般则是两个互不为参考平面的层（一般是连个），这样达到的效果最好。注意，在上面的讨论中，都是基于同层的信号线是平行的情况下得到的。当信号线不是平行的时候，当回路面积会比参考平面的包含面积大的时候，信号的返回路径还是会出现在参考平面上。4层叠结构的设计在明确上述问题后，我们就可以根据需求，设计PCB的叠层结构了。在Candence的CrossSection选项中，可以实时的根据设计的叠层结构计算出走线的阻抗。但是要注意的是Candence的CrossSection选项中默认表层是没有阻焊层的，要自己手工加上，也就是在Top层增加一层类型为Conformal_Coat的层，其他参数都按照默认即可。这样，我们设计出的叠层结构如图5所示。图5叠层结构接着我们利用SI9000计算得到的阻抗。之所以要用SI9000计算阻抗，而不采用，主要是考虑到SI9000能够设置的参数更多些，与实际也更接近些。启动SI9000后，选择符合的传输线类型，如图6所示。图5SI900参数设置接着就根据各层结构，填入各个参数，如传输线的宽度W1和W2，半固化片或FR4片的厚度H1以及介电常数ER1，表面阻焊的厚度T1,以及介电常数CEr等。根据我们的计算，各层阻抗如表2所示。表2SI9000计算结果层别线宽计算值(ohm)L14mil55.163L34mil56.366L64mil56.397L84mil55.163L1的镜象层为L2L3的镜象层为L4L6的镜象层为L5L8的镜象层为L75理论参数与实际工程制作的区别但是当我们向PCB厂商要求反馈他们的计算结果的时候，发现他们的阻抗结果和我们的计算相差很大，如表3所示。表3PCB厂商计算结果层别线宽计算值(ohm)L14mil52.3L34mil61.5L64mil61.5L84mil52.3L1的镜象层为L2L3的镜象层为L4L6的镜象层为L5L8的镜象层为L7在向厂家要求到计算的各个参数后，我们仔细分析了一下，发现主要是以下两个问题。首先是L1与L2，L7与L8层之间的1080半固化片的厚度。理论上，1080半固化片的压合厚度是2.5mil。但是，由于上下两个表面层（L1,L8层）做了铺地铜的处理，而L2,L7层也是个大面积的覆铜层，所以1080压合的厚度只有3mil左右。只有上下两层中其中一层，压合厚度才会是2.5mil。其次是内部半固化片的介电常数。在上面的讨论中，给出的介电常数都是各种材质在单独存在的时候的介电常数。但是，当几种材质组合在一起后，介电常数是会发生变化的。其混合介电常数近似值为：所有组成的半固化片的厚度与介电常数的乘积之和，除以所有组成半固化片的厚度之和。即有如下公式：112212(**...*)...KKnKnknTDTDTDDTTT+++=+++(2)显然，根据上述公式的计算，计算还是存在一定复杂度的。在经过与PCB厂家的沟通后，得出一个经验值：在用SI8000或是SI9000算阻抗的时候。可以用近似值,普通板板内层介电常数按3.9，外层按4.0算,则计算结果实际值则相差不大。按照该经验值，对PCB进行修改，最后终于得到正确的阻抗值。6结论本文根据DDR2对PCB的走线需求，讨论了影响PCB阻抗的几个因素，并结合高速信号返回路径的特性，讨论了如何设计PCB的叠层和阻抗控制。同时，文章还讨论了几个在实际制板过程中会出现的变化的几个参数，并给出经验值。经过验证，所设计的PCB能够符合要求，稳定工作。参考文献[1]TIIncorporated．TMS320CDM6467［EB/OL］．，2006．[2]TIIncorporated．ImplementingDDR2PCBLayoutontheTMS320DM644x［EB/OL］．，2006．[3]HowardJohnsonHowardJohnsonandMartinGraham．高速数字设计[M]．北京：电子工业出版社，2004．[4]EricBogatin．信号完整性分析[M]．北京：电子工业出版社，2004．[5]TIIncorporated．highspeeddspsystemdesign［EB/OL］．http://