超大规模集成电路设计基础-第七章

第7章CMOS逻辑门电子学分析前一章考察了MOSFET的电气特性，这为本章分析在CMOS逻辑电路中晶体管的行为建立了基础。本章将集中阐述开关速度和版图设计的重要问题，且为现代芯片设计的许多方面提供基础。7.1CMOS反相器的直流特性•描述一个数字逻辑电路特性需要两种类型的计算：直流分析和暂态分析。直流（DC）分析确定了对于一个给定输入值Vin时的输出值Vout。暂态分析：输入电压相应于变化的逻辑值为时间的函数Vin(t)，电路的响应包括在Vout(t)中。在输入变化和相应的输出变化之间的延时是高速设计的基本限制因素。•CMOS反相器是计算逻辑门电气特性的基础，下面考察一个反相器的DC特性，它可以由电压传输特性（VTC）来说明，即Vout作为Vin函数的曲线。•若Vin＝0，Vout＝VDD，确定了输出高电压VOH＝VDD。•若Vin＝VDD，Vout＝0，确定了输出低电压VOL＝0。•输出端的逻辑摆幅为VL＝VOH－VOL＝VDD，由于它等于全部电源电压，所以叫做全轨输出。•电路的VTC是使输入电压值从Vin＝0开始然后逐渐增加到VDD获得的，所得到的曲线图见下：inDDSGpinGSnVVVVV截止。时，当截止时，当pnTpDDinTninVVVVVA点处斜率为－1，它确定了输入低电压VIL，根据定义，一个逻辑0的输入电压为第二个斜率为－1的点为b，它确定了输入高电压VIH，根据定义，一个逻辑1的输入电压为高电压和低电压的电压噪声容限分别为：噪声容限是输入对于电磁耦合信号干扰稳定性的定量度量。虽然能够算出定义逻辑0和逻辑1输入电压的确切值，若在VTC中引入一个中点电压VM会更简单。该点定义为VTC与Vout＝Vin＝VM所确定的单位增益线的交点。本身VM点位于过渡区因而并不代表一个布尔量。但是当Vin小于VM时输入电压趋于逻辑0，Vin大于VM时则标志着输入处于逻辑1这边。因此知道VM就知道输入过渡变化的中点。•为了计算中点电压，在右图设Vout＝Vin＝VM，使两个FET的漏电流相等，得到IDn＝IDpILinVV0DDinIHVVVILOLLIHOHHVVVNMVVVNM•但在使用上述表达式之前先确定每个FET的工作区域（饱和或非饱和）。•对于nFET，饱和电压为•同样漏源电压为，所以•nFET必定饱和，由于VSGp＝VSDp，同样的理由也适用于pFET，由前面所介绍的饱和电流公式得到TnMTnGSnsatVVVVVMoutDSnVVVTnMsatDSnVVVVppnnpnpnTnpnTpDDMTpMDDTnMpnLWkLWkVVVVVVVVV)()(1)(，22)(2)(2TpMDDpTnMnVVVVV所以FET的尺寸比确定了切换点，n管和p管具有不同的迁移率，依工艺细节不同它们的典型值比为rkkkkpnpnpn3~2，•一个对称反相器的VTC是一个“0”和“1”的输入电压范围相同的VTC。可以令VM＝1/2VDD。所以•如果•例1一个CMOS工艺具有下列参数：22121TnDDTpDDpnVVVVpnTpTnVV，则LVVVVVVVAkVAkpDDTpTnpn/WV3,7.0,7.0,/60,/140Mn22和，求考虑右图表明一个反相器采用两种设计类型时版图上的区别。一个是具有较大尺寸的pFET，一个是相同尺寸的晶体管。•在物理层次上，器件的相对尺寸体现在比例βn/βp上，它决定了切换点。•增大βn/βp将降低中点电压VM的值，这一相关性表现在下面的曲线图上。•βn/βp的值由1增加至2.5，可以发现VM值减小，也可以使βn/βp值减小，不过很少这么做，这样会使pFET的宽长比变得太大。7.2反相器的开关特性•研究的问题是在输入改变时逻辑门引起的时延最小。•在反相器上加输入电压如图，得到输出电压。假设输入电压具有阶梯特点，输出波形会对输入做出响应，但输出电压不可能瞬时改变。•上升和下降时间延迟是由于晶体管的寄生电阻和电容造成的。考虑下图中的非门电路。两个FET都可用它们的等效开关来代替，其中：)(1,)(1TpDDppTnDDnnVVRVVRpjswppjppoxDBpGDpDpnjswnnjnnoxDBnGDnDnPCACWLCCCCPCACWLCCCC'21,'21•逻辑链中每个逻辑门必须能够驱动另一个门或一组门，可以驱动的门的数目是由电路的扇出数（FO）确定的。•所谓扇出的门就是驱动电路的负载，因为它们都存在着输入电容Cin，考虑下图中的反相器：所谓反相器的输入电容就是两个FET的电容之和：•右图显示了一个扇出FO＝3的输入电容的影响，CL为加在非门上的负载值。GnGpinCCCinLCC3•下图说明了如何计算一个反相器的开关时间•一个CMOS非门驱动一个外加负载电容CL，所以可得到右图完整的开关模型。总的输出电容为：•这些是无法消除的内部寄生电容。由于这些电容是并联的，所以为相加关系。总输出电容Cout是驱动门必须驱动的负载；其数值随负载而改变。DpDnLFEToutCCCCCFETC，•例2求下图中的非门电容Cout：’45.50,45.5055.159.3455.1515.1028.10,9.3410.2426.2115.10)1.24)(2)(24.0()1.2)(4)(86.0(10.24)1.28(2)32.0()1.2)(8)(05.1(8.10417.2,6.21817.2LoutFETDnDpnPGpGpCCfFCfFCfFCfFCfFCfFCfFC7.2.1下降时间计算•改变时间的起始点，即Vin在时间t＝0时从0变为VDD，在输出端的初始情况是Vout＝VDD。•当nFET导通，pFET截止，电容Cout最初被充电到电压VDD，然后通过nFET电阻Rn放电至0V，这一过程•利用初始条件Vout（0）＝VDD求解方程，可以得到noutoutoutRVdtdVCi，为时间常数outnntDDoutCReVtVn,)(/一般下降时间定义为从0.9VDD下降到0.1VDD的时间间隔。•通过计算可得到时间和输出电压的关系•令Vout分别为0.9VDD和0.1VDD，计算出tf•一般数字逻辑门中的输出下降时间通常称为输出端高至低时间tHL•tHL＝tf)ln(outDDnVVtnfnDDDDnDDDDnxyftVVVVttt2.22.29ln9ln)9.0ln()1.0ln(，，7.2.2上升时间计算•上升时间可以按同样方式计算。•pFET导通，从而电流对Cout充电poutDDoutoutRVVdtdVCi，为时间常数outpptDDoutCReVtVp],1[)(/•同样的方式定义上升时间•上升时间就是输出端的低至高时间tLH。•低至高时间tLH和高至低时间tHL分别代表输出电压从逻辑0到逻辑1或从逻辑1到逻辑0变化所需要的最短时间。•假设输入为周期T秒的方波，然后定义最大信号频率为•这是能够加在门上是输出仍可稳定至可确定状态的最大频率，如果信号频率超过fmax，那么门的输出电压将没有足够的时间稳定到正确的状态值。•例3有个反相器电路，FET的宽长比(W/L)n＝6，(W/L)p＝8。其工艺参数为，电源电压VDD＝3.3V。总输出电容估计为Cout＝150fF。估计上升时间和下降时间。ppuvrttt2.29lnfrLHHLttttf11maxVVVVVAkVAkTpTnpn85.0,7.0,/62,/15022GHzttfpstpsVVRpstpsVVRfrnfnTnDDnnprpTpDDpp42.211412.2,1.641015035.42735.427)70.03.3)(6)(10150(1)(155.2712.2,43.123101509.8229.822)85.03.3)(8)(1062(1)(1max1561567.2.3传播延时计算•传播延时时间tp通常用来估计由输入到输出的“反应”延迟时间。当用阶跃输入电压时，传播延时定义为下图所示的两个时间间隔的简单平均数：•tpf是输出由电源最高电平到“50％”的下降时间，tpr是输出由0V到“50％”的传播上升时间。2prpfpttt)(35.07.02ln2ln,2lnpnppprnpfttt7.2.4一般分析•上升和下降时间公式是高速CMOS设计的基础。可以通过它们了解如何设计单个的逻辑门，以及当用在逻辑链中时这些门的行为特性。•总输出电容•上式表明上升和下降时间是负载电容CL的线性函数。这两个量的一般特点见下图•在零负载时，CL＝0，反相器驱动自身的电容•当外加一个负载电容CL，开关时间以线性方式增加LnffLprrLFETnfLFETprLFEToutCttCttCCRtCCRtCCC00,)(2.2),(2.2,FETnffFETprrCRttCRtt2.2,2.200•这一线性关系可用斜率值描述：•对于给定CL，可以采用大的FET来减小tr和tf。然而晶体管宽长比的增加意味着它将占用较大的芯片面积，从而减少了放在该电路芯片面积上的器件数目。因此设计以提高速度为目标会降低电路的集成密度，这称为速度与面积间的综合考虑，即快的电路比慢的电路消耗更多的面积。•(W/L)n和(W/L)p的相对值决定了输出波形的形状。例如，设计的电路有Rn＝Rp，则输出波形是对称的，即tr＝tf。要使电阻相等，设计的电路必须满足，如果两个阀值电压相等，则只需要，这使DC的中点电压VM＝1/2VDD。它说明了βn和βp决定了DC的中点电压和开关时间。)(2.22.2,)(2.22.2TnDDnnnTpDDpppVVRVVR)()(TpDDpTnDDnVVVVpn7.2.5反相器电路小结一个独立的CMOS反相器的电气特性是由两组参数确定的：•工艺变量，例如k和VT值，以及寄生电容。•晶体管宽长比（W/L）设计者无法控制工艺参数，因为它们是由生产流程细节确定的，所以器件的尺寸成为高速电路设计的关键问题。系统设计是通过把逻辑门链接起来，进行所需要的二进制运算完成的。用电学术语来说，逻辑信号流路径确定了每个门看到的负载电容CL。宽长比的选择是达到所希望的逻辑门链瞬态响应的关键。7.3功耗•电流IDD电源流向地的功耗为：P＝IDDVDD，由于把电源电压假设为常数，可以通过研究电流的特性来求P值。一般把电流分成直流（DC）和动态电流（或开关电流）两部分。•DC部分功耗可以通过下图来计算：•Vin在逻辑0时，IDD＝0，但存在漏电电流。Vin在VM时，IDD达到最大值。Vin在逻辑1时，IDD＝0，但存在漏电电流。•如果假设输入稳定在0或状态1为一个静止系统dynDCPPPDDQDDDCIVP•设输入信号为方波电压，如下图所示•通过观察一个完整的周期电流是如何形成从电源到地的路径，就可以理解动态功耗是怎样产生的：在充电过程中电流流向电容Cout加上该电容放电至地的路径就一起形成一个完整的电路。•为了计算Pdyn，观察电容上存储和释放的电荷•在一个周期T内的平均功耗为•代入Qe得到开关功耗为：•总功耗为：•通常动态功耗占总功耗主要部分，这说明了动态功耗与信号频率成正比。即速度快的电路比速度慢的电路消耗更多的功耗。如果使开关速度加倍，则动态功耗也加倍。DDouteVCQTQVIVPeDDDDDDavfCVPoutDDsw2fCVIVPoutDDDDQDD27.4DC特性：与非门和或非门7.4.1与非门分析•存在两个