CPLDFPGA的开发与应用

CPLD/FPGA的开发与应用•现代电子系统设计方法---EDA技术•现代电子系统实现手段---大规模PLD•现代电子系统设计描述---HDL语言•现代电子系统设计流程---自顶向下•现代电子系统开发平台---EDA工具课程教学内容徐志军等，EDA技术与PLD设计，人民邮电出版社潘松等，EDA技术与VHDL，清华大学出版社潘松等，VHDL实用教程，电子科技大学出版社甘历等，VHDL应用与开发实践，科学出版社侯伯亨等，现代数字系统设计，西安电子科技大学出版社徐志军等，CPLD/FPGA的开发与应用，电子工业出版社郭勇等，EDA技术基础，机械工业出版社顾斌等，数字电路EDA设计，西安电子科技大学出版社，对电子产品在性能、规模、复杂度和集成度等方面的要求越来越高。与模拟系统相比数字系统具有抗干扰能力强，工作稳定可靠，便于大规模集成，易于实现小型化、模块化、低功耗等优点，因此数字化技术己渗透到科研、生产和人们日常生活的各个方面，数字化、智能化、高度集成化成为现代电子产品的重要标志，也引发了电子系统构建方式的改变。电子系统构建方式的改变带来电子产品设计方法的变革，目前，现代电子设计技术的核心已转向基于计算机的电子设计自动化技术，即EDA(ElectronicDesignAutomation)技术。EDA是在CAD基础上发展起来的计算机辅助设计系统，是以大规模可编程逻辑器件为设计载体，以硬件语言为主要设计描述，以计算机软硬件开发系统为设计工具，自动完成集成电子系统设计的一门新技术。EDA技术的发展分为三个阶段20世纪70年代CAD20世纪80年代CAE20世纪90年代EDA1.1EDA技术发展概况EDA技术是一门综合性技术，它融合多学科于一体，又渗透应用于多学科之中，其发展历程与集成电路制造技术、在系统可编程技术、计算机辅助设计及应用技术的发展同步。进入21世纪后，随着基于EDA的SOC(片上系统)设计技术的发展，软硬核功能库的建立，EDA技术开始步入崭新阶段：1）在FPGA上实现DSP（数字信号处理）应用成为可能2）在一片FPGA中实现一个完备的数字处理系统SOC成为可能3）功能强大的EDA软件不断推出4）电子技术领域全方位融入EDA技术5）软硬IP(IntellectualProperty)核在电子领域广泛应用6）基于EDA的用于ASIC设计的标准单元已涵盖大规模电子系统7）复杂电子系统的设计和验证趋于简单8）SoPC高效低成本设计技术趋于成熟专家认为，21世纪将是EDA技术快速发展时期，将使得电子技术领域各学科的界线更加模糊(软/硬件,模块/系统,方案/实现等)，更加互为包容其应用更为广泛，EDA技术将成为对21世纪产生重大影响的十大技术之一。1.2EDA技术基本特征及其优势•硬件描述语言HDL输入方式使得硬件电路的设计如同修改软件程序一样快捷方便，可提高设计灵活性。•自顶向下Top-down设计方法是一种从抽象到具体,从模块到电路的行为设计方式，可提高设计效率，便于系统级设计。•逻辑综合与逻辑优化等计算机自动设计技术的全方位应用使得电子系统设计的自动化程度更高，且直面产品设计。•设计语言的标准化、开发工具的规范化以及丰富的器件库使得电子系统设计具有一定的开放通用性及良好的可移植性与可测试性。•大规模可编程器件CPLD/FPGA的应用使得电子产品集成化程度更高，可构建片上系统(SOC),且可现场编程或在线修改升级。•多功能的软硬件开发工具具有强大的系统建模与时序仿真能力，可缩短开发周期，降低开发成本；集成开发环境对设计者要求降低。EDA技术在设计方法与手段、设计规模与效率等方面和传统设计有很大区别传统设计与计辅设计EDA传统设计计辅设计EDA设计用器件中小规模分立器件大规模PLD芯片设计手段人工设计、校验、搭接计辅分析、仿真、下载配置设计方法自底向上Bottom-up自顶向上Top-down设计规模规模小、体积大、可靠性差规模大、集成化、可靠性高设计效果开发周期长、效率低、成本高开发周期短、效率高、成本低设计输入文件电路图纸，说明文件原理图，波形图，HDL高效率的EDA设计依赖于其自顶向下的设计流程和功能强大的开发工具1.3EDA设计流程与开发工具1．设计说明书2．建立VHDL行为模型3．VHDL行为仿真4．VHDL-RTL级建模5．前端功能仿真6．逻辑综合7．测试向量生成8．功能仿真9．结构综合10．门级时序仿真11．硬件测试12．设计完成自顶向下的设计流程设计准备设计输入仿真验证设计处理编译/检查建模/化简优化/综合布局/适配网表提取下载测试设计准备设计输入仿真验证设计处理编译/检查建模/化简优化/综合布局/适配网表提取下载测试•设计输入编辑器•检查/分析器•布局/布线适配器•编程下载器•功能/时序仿真器EDA设计流程EDA开发工具•优化/综合器EDA集成开发环境HDLShematic混合输入逻辑函数级仿真器件适配、布局、布线时序仿真下载编程设计输入逻辑综合布线前仿真目标适配布线后仿真下载测试基于EDA工具的开发过程（1）原理图输入方式：利用EDA工具提供的图形编辑器以原理图的方式进行输入。原理图输入方式比较容易掌握，直观且方便，所画的电路原理图与传统的器件连接方式完全一样，很容易被人接受，而且编辑器中有许多现成的单元器件可以利用，自己也可以根据需要设计元件。然而原理图输入法的优点同时也是它的缺点：①随着设计规模增大，对于图中密密麻麻的电路连线，设计的易读性迅速下降，尤其是当规模达到一定程度时这种输入方式将无法胜任；②一旦输入完成，电路结构几乎无法改变：难以移植、难以存档、难以交流、难以交付，因为不可能存在一个标准化的原理图编辑器。对于目标器件为FPGA/CPLD的EDA设计基本流程如下:（2）状态图输入方式：以图形的方式表示状态机进行输入。当填好时钟信号名、状态转换条件、状态机类型等要素后，就可以自动生成VHDL程序。这种设计方式简化了状态机的描述，在RTL设计中有一定的应用。（3）文本输入方式：利用EDA工具提供的文本编辑器以程序代码的方式进行输入。是最一般化、最具普遍性的输入方法，任何支持HDL的EDA工具都支持文本方式的编辑和编译，可以弥补原理图输入的不足。1．设计输入常用的设计输入方式有三种：欲把HDL的软件设计与硬件实现挂钩，则需要利用EDA开发工具的综合器进行逻辑综合。综合器可把HDL描述的功能转化成具体的硬件电路。针对设计要求及给定器件的结构特性等约束条件，综合器通过编译、建模、优化、仿真等过程，可将某一特定项目的HDL描述转化为门级电路的结构描述是软件描述与硬件实现的一座桥梁。综合过程可在三个层次上进行：行为描述——RTL描述：称作行为综合；RTL描述——门级描述：称作结构综合；门级描述——版图描述：称作版图综合因此综合器分RTL级综合与行为级综合两种如：Synplify就是典型的行为级综合工具。VHDL程序工艺库约束图表VHDL综合器2．逻辑综合和优化通常,VHDL程序需要行为级综合器（A）软件语言设计目标流程（B）硬件语言设计目标流程C、ASM…程序软件程序编译器COMPILERCPU指令/数据代码：0100101000101100VHDL/VERILOG程序硬件描述语言综合器COMPILER为ASIC设计提供的电路网表文件QDJQK（a）（b）SYNTHESIZER硬件描述语言的综合过程逻辑综合、功能仿真后才能进行目标适配（即结构综合）。利用适配器将逻辑综合后的网表文件针对某一具体的目标器件进行逻辑映射操作(其中包括底层器件配置、逻辑分割、逻辑优化、布局与布线等)。适配器又称为布局布线器，其功能是将由综合器产生的网表文件配置于指定的目标器件中，产生最终的下载文件，如JEDEG格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。通常EDA开发工具中的综合器可由芯片生产厂家或专业的第三方EDA公司提供(如Synplicity公司的Synplify综合器)，而适配器则需由FPGA／CPLD供应商自己提供，因为适配器的适配对象直接与器件结构相对应。3．目标器件布局与适配目标适配和结构综合前需进行VHDL行为功能仿真。即对VHDL所描述的内容进行模型功能仿真，由于VHDL的行为仿真是面向高层次的系统级仿真，是根据VHDL的语义进行的，只对VHDL的系统描述作可行性评估测试，此时的仿真不针对任何硬件系统，只限于功能验证，与具体电路没有关系，也不考虑硬件延迟。结构综合后，VHDL综合器将生成一个VHDL网表文件。该网表文件采用VHDL结构描述方法，可在VHDL仿真器中进行所谓的时序仿真，此时的仿真充分考虑了电路的硬件特征，仿真结果与门级仿真基本一致。4．目标器件的编程/下载如果编译、综合、布线/适配和行为仿真、功能仿真、时序仿真等过程都没有发现问题，即满足原定设计的要求，则可以将由FPGA/CPLD布线/适配器产生的配置/下载文件(熔丝图JED文件)通过编程器和下载电缆载入目标芯片FPGA或CPLD中。5．设计过程中的有关仿真图形或HDL编辑编程器设计输入综合或编译适配器件下载仿真Analysis&Synthesis（分析与综合）Filter（适配器）Assembler（编程文件汇编）TimingAnalyzer（时序分析器）Altera集成开发环境----QuartusII随着EDA技术的发展与计算机应用水平的提高，各大PLD生产厂家及EDA软件开发商相继推出界面友好、使用方便、功能强大的集成开发环境。如:Altera公司的Maxplus/Quartus，Xilinx公司的Foundation，Lattice公司的ispEXPERTSynplicity公司的Synplify综合器，ModelTechnology公司的ModelSim仿真器等。1.4EDA设计描述与HDL语言传统的数字系统设计描述方法有：文字叙述,真值表列写,逻辑方程式,状态转换图,时序波形图,逻辑电路图等,中小规模数字系统设计中常应用门级结构描述方式。基于EDA技术的数字系统设计描述是一种人机交互式输入方式,除了接受电路图/波形图设计输入外，最主要、也是最具EDA特色的设计描述是硬件描述语言HDL(HardwareDescriptionLanguage),它用文本形式来描述数字电路的信号连接与逻辑功能,是一种RTL/系统级的行为描述方式，特别适合中大规模数字系统设计。硬件描述语言发展至今已有20多年的历史,它是EDA技术的重要组成部分,也是EDA技术发展到高级阶段的一个主要标志,已成功应用于数字系统开发的各个阶段：设计,综合,仿真和验证等,使设计过程达到高度自动化。常用的HDL有：VHDL，Verilog，ABEL，AHDL等。•AHDL(AlteraHDL)ALTERA公司发明的HDL,特点是非常易学易用,学过高级语言的人可以在很短的时间(如几周)内掌握AHDL。缺点是只能用于ALTERA自己的开发系统。•ABEL是一种早期的硬件描述语言支持逻辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。•Verilog是在C语言基础上发展起来的硬件描述语言，句法格式比较灵活自由，易学易用,更适合于RTL或门级描述，最大特点是便于综合，对开发工具要求降低。•VHDL语法格式类似一般的计算机高级语言，具有强大的系统级行为描述能力，丰富的仿真语句和库函数，对设计的描述也具有相对独立性。•VHDL和Verilog已先后成为IEEE标准语言，是最具代表性和使用最广泛的HDL语言，两者最大差别在于逻辑描述的层次不同。国内教学大多采用编程风格规范严谨，且引入较早的VHDL。硬件描述语言VHDL□VHDL是美国国防部在70年代末和80年代初提出的VHSIC计划的产物。•由美国国防部(DOD)制定，作为