EDA设计技术教学课件第2章可编程逻辑器件

VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-1页■电子教案第2章可编程逻辑器件EDA设计技术VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-2页■电子教案基本结构基本结构均包含必不可少的逻辑单元、逻辑阵列块、用户存储器块、输入输出口、时钟网络、配置或编程接口等结构块。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-3页■电子教案2.1可编程逻辑阵列PLAVerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-4页■电子教案2.2可编程阵列逻辑器件PLD16个输入端（I1~I10和IO2~IO7）、8个输出端O1、IO2~IO7和O8，PAL16L8、PAL20L8即PLD的典型结构。PAL16L8的输出口都增加了一个带控制端的三态反相器门：当控制端为0时，三态门处于高阻状态，O1和O8被封锁，IO2~IO7只能作为输入端使用，此时PAL16L8有16个输入口，两个输出口；当控制端为1时，使能三态门，经反相器至双向口IO2~IO7，此时PAL16L8有16个输入口、8个输出口。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-5页■电子教案2.3通用逻辑阵列器件GALVerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-6页■电子教案2.4CPLD结构CPLD由行列式二维结构组成：逻辑阵列块逻辑互联输入输出全局时钟网络单元用户闪存存储块VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-7页■电子教案LAB（逻辑阵列块）包含10个逻辑单元LE，逻辑单元是实现用户逻辑功能的最小单位，CPLD的规模按照逻辑单元的数目来评价。逻辑互联为逻辑阵列块之间提供快速颗粒的时间延时和逻辑互联；CPLD四周分布的输入输出单元与行列式逻辑阵列块连接，同时将输入输出引脚反馈到输入输出单元。CPLD还提供驱动整个器件所有资源的全局时钟网络，用于存储用户数据的用户闪存存储器块UFM。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-8页■电子教案2.4.1逻辑阵列块每个逻辑阵列块由10个逻辑单元、逻辑单元进位链、逻辑阵列块控制信号、本地互联、查找表链、寄存器链组成。本地互联负责LAB内各逻辑单元的信号传输查找表链、寄存器链各自负责本逻辑阵列块内逻辑单元查找表的输出与邻近逻辑单元之间的快速传输VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-9页■电子教案VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-10页■电子教案逻辑阵列块每个逻辑阵列块通过控制信号独立地驱动阵列块内的10个逻辑单元控制信号包括两个时钟信号、时钟使能信号、异步清零信号，一个同步清零信号、异步加载/预置信号、同步加载信号和加法/减法控制信号VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-11页■电子教案2.4.2逻辑单元逻辑单元LE是CPLD逻辑器件实现逻辑功能的最小单位VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-12页■电子教案2.4.3用户Flash存储器块用户Flash存储器块UFM是某些CPLD自带的、专门向用户提供的EEPROM型非易失性信息存储器UFM经逻辑互联与逻辑阵列连接在一起，而且可与逻辑单元接口，其接口的总线宽度最多到16位512字节UFM分为UFM0和UFM1两个扇区使用、共8192位的存储空间实现编程、数据擦除、自动增量寻址、可编程接口、内部时钟等功能VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-13页■电子教案2.4.4输入输出口CPLD提供了丰富的器件资源和功能，特别是输入输出口的端口数目、访问与控制方式CPLD的IO口支持LVTTL、LVCMOS标准可以在1.5V、1.8V、2.5V和3.3V等多电压内核下工作利用集成开发软件进行可编程控制端口的驱动强度、转换速率、输入延时，可配置弱上拉电阻、三态缓冲、开路集输出、施密特触发器输入VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-14页■电子教案遵循JTAG协议对CPLD进行编程或边界扫描测试CPLD增加了快速输出口，以大幅度减少输出延时和传输延时而不需要使能信号或输入信号VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-15页■电子教案2.5FPGA结构FPGA的器件内核由逻辑阵列块、M4K/M9K/M144K存储器块、时钟网络、锁相环、输入输出块、配置接口等组成逻辑单元采用4输入口的查找表结构，各结构块与CPLD基本相同（1个FPGA逻辑阵列块含16个逻辑单元）VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-16页■电子教案2.5.1嵌入式乘法器为了在FPGA上实现DSP处理系统的低功耗、低价格和高性能要求，很多FPGA都嵌入规模不等的乘法器每个乘法器的位数是可编程的可选择并配置为18x18或9x9乘法器将乘法器进行级联VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-17页■电子教案嵌入式乘法器VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-18页■电子教案2.5.2输入输出口与CPLD不同的是，FPGA的输入输出口可选择直接连通或经过触发器锁存两种方式，前者主要是为了满足输入输出口高速连通性能的需要VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-19页■电子教案FPGA的输入输出口VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-20页■电子教案2.5.3时钟网络和锁相环逻辑块FPGA的时钟网络由数目不等的时钟CLK、时钟选择开关MUX、锁相环逻辑PLL、时钟控制块等组成。每个锁相环逻辑模块生成五路时钟信号，经多路开关和时钟控制块，输出全局时钟。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-21页■电子教案时钟选择和时钟控制块VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-22页■电子教案锁相环逻辑PLL由时钟输入、时钟切换逻辑、分频计数器、锁定控制电路、相位比较器、滤波器、压控振荡器、多路开关、范围检测电路、延时补偿等组成。PLL分为两种：通用PLL和多用途PLL，通用PLL主要用于FPGA的外设或接口时钟，多用途PLL用于收发器时钟。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-23页■电子教案多用途锁相环逻辑PLL结构VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-24页■电子教案2.5.4高速差分接口FPGA的高速差分接口支持LVDS、BLVDS、RSDS、PPDS等多种高速I/O标准，利用高速串行接口（HSSI）的输入参考时钟和差分端口，发送或接收数据。LVDSI/O标准的最大差输出电压可达600mV，根据不同的频率范围，输入电压范围可低至1.0V_1.6V，0.5V_1.85V或0V_1.8V。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-25页■电子教案FPGA的LVDS接口电路结构VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-26页■电子教案FPGA的BLVDS接口电路结构VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-27页■电子教案2.5.5存储器块FPGA以9K位每块或144K位每块构成不同规模的嵌入式存储器块，便于用户以寻址方式访问片上存储器可将存储器配置为RAM、ROM、移位寄存器、FIFO等不同类型存储器，可选择单端方式存储器、简单双端方式存储器、纯双端方式存储器、移位寄存器、ROM和FIFOVerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-28页■电子教案2.5.5.1单端存储器单端存储器不能同时对同一地址单元进行读写操作。在写操作的同时，若读使能信号rden有效，存储器的输出可能是新写入的数据，也可能是过去写入的数据被当前寻址的结果；在写操作的同时，若读使能信号rden无效，则读出的数据是前一次写入的数据。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-29页■电子教案单端存储器的框图及其时序VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-30页■电子教案2.5.5.2简单双端方式存储器简单双端存储器可以同时对不同地址单元进行读写操作，，对同一地址同时进行读写操作，结果可能是未知数据或前一次写入的数据。若不考虑同时读写同一地址单元的结果，可通过与QUATUSII同类的Megawizard插件管理器将该情况下的输出结果设定为“Don’tCare”或“OldData”。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-31页■电子教案2.5.5.3纯双端方式存储器纯双端方式存储器支持存储器A和B两端口在不同时钟频率下的任意地址的读写组合操作：两端口同时读、两端口同时写、一个端口读另一端口写。不过，应尽量避免在同一时间对两端口的同一地址进行写操作，此时将发生写操作冲突，导致写入未知结果。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-32页■电子教案纯双端方式存储器框图及其时序VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-33页■电子教案2.5.5.4移位寄存器一个规模为w*m*n的移位寄存器是指输入数据的数据宽度为w、长度为m、抽头数为n，存储空间必须小于或等于M9K存储块或M144K存储块的最大位数（9K位或144K位），而且必须小于或等于存储块的最大数据宽度（36位）。若一个存储块的容量不够，可将M9K或M144K存储块级联使用。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-34页■电子教案FPGA的嵌入式移位寄存器VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-35页■电子教案2.5.5.5ROM存储器FPGA的嵌入式ROM存储器以指定文件格式的初始化文件写入ROM数据，例如Altera公司的CycloneII/III/IV系列，使用.mif格式的ROM初始化格式文件。将ROM存储器当作单端口方式存储器进行读操作VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-36页■电子教案2.6配置与编程配置或编程:CPLD或FPGA是电子系统运行的物理载体，在投入正式运行阶段（即用户工作模式）之前，必须将物理载体的逻辑关系和互联关系映射到逻辑器件配置或编程的区别:存储逻辑和互联数据的存储器是易失性存储器（如SRAM）还是非易失性存储器（如EEPROM）VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-37页■电子教案配置FPGA利用SRAM存储逻辑和互联映射数据。每次接通电源、复位结束、进入配置状态之后，SRAM都要重新从EEPROM、Flash等外部存储器加载逻辑和互联映射数据，以初始化FPGA内部的寄存器和输入输出口，最后进入用户工作模式的运行状态。因此，向FPGA的EEPROM、Flash等外部存储器写入数据的过程称为配置。VerilogHDL与CPLD|\FPGA设计©淮南师范学院电子工程学院第3-38页■电子教案FPGA的配置过程VerilogHDL与CPLD|\