第8章可编程逻辑器件10

(8-1)实验十一:多功能数字钟的设计课时：4课时（其中2课时为设计准备）最好先把HDL语言仿真好。实验内容：多功能数字钟a）计数显示功能分、秒：60进制，二位数码管显示（十进制）；时：24进制，二位数码管显示（十进制）。b）具有清零功能复位键按下，系统复位，显示皆为0。c）校时功能时校准键：小时递增循环；分校准键：分钟递增循环；秒校准键：秒递增循环。(8-2)Qs0Qs3Qs7Qs4先模10*模10Qm0Qm3Qm7Qm4先模10*模10然后接成24进制Qh0Qh3Qh7Qh4然后接成60进制然后接成60进制先模10*模10时校准键（小时递增循环）分校准键（分钟递增循环）秒校准键（秒递增循环）复位键（系统复位显示皆为0）resetresetresetcpcpcpcococo1Hz(8-3)1Hz时钟频率显示频率设置(8-4)第8章可编程逻辑器件8.1可编程逻辑器件基本结构8.2简单可编程逻辑器件（SPLD）8.3复杂可编程逻辑器件（CPLD）8.4现场可编程门阵列（FPGA）器件8.5可编程逻辑器件的开发(8-5)引言主要缺点:设计一个数字系统往往要用大量器件，逻辑规模小、功耗大、可靠性低。可编程逻辑器件（PLD）:可编程逻辑器件分类（按基本结构）：主要优点：逻辑规模大，用一片可编程逻辑器件就可实现一个数字系统；体积小、功耗低、可靠性高。“与–或”阵列结构查找表结构。传统数字系统:TTL和CMOS中小规模集成电路(8-6)8.1.1“与-或”阵列结构8.1可编程逻辑器件基本结构“与–或”阵列结构“输入电路”省略画法“与阵列”省略画法×两条导线相连接（可编程单元）•两条导线固定连接空两条导线没连接逻辑映象图：用“×”、“•”等符号表示的阵列图“或阵列”省略画法(8-7)例8.1全加器的逻辑映象图CIBACIBACIBACIBAFBACIBACIBACO(8-8)输出电路完成：直接（组合逻辑电路）；三态输出；寄存输出；输出信号反馈（时序逻辑电路）。选择器三态门(8-9)带公共控制输入的输出电路带异步控制输入的输出电路(8-10)例8.2模6同步计数器CPQQnn213CPQQnn112CPQQQQnnnn][12311(8-11)例8.3十进制异步计数器CPQQnn][01001311][QQQQnnn1212][QQQnn012313][QQQQQnnnn(8-12)8.1.2查找表结构RAM存储器：预先加载要实现的逻辑函数真值表查找表结构（Look-Up-Table,LUT)：逻辑输入：存储器的输入地址；逻辑输出：存储内容。查找表（RAM数据表）用存储逻辑的存储单元来实现逻辑运算。ABCIFCO0000000110010100110110010101011100111111输入地址（ABCI）LUT1存储内容（F）LUT1存储内容（CO）0000000110010100110110010101011100111111逻辑真值表(8-13)例8－6已知同步二－十进制加法计数器状态转移图如下所示，试画出用查找表结构实现的逻辑结构图(8-14)(8-15)(8-16)(8-17)8.1.3可编程逻辑器件编程技术常用编程技术：可编程逻辑器件从编程技术上一般分为两类，一类是一次性编程，另一类是可多次编程。在数字系统的研制、开发和实验阶段，一般使用可多次编程器件。（1）熔丝编程和反熔丝编程技术属于一次性可编程器件，编程后不能再重复编程和修改。相当于内存的PROM(8-18)（2）浮栅编程技术:紫外线擦除、电编程的EPROM;电擦除、电编程的EEPROM;快闪存储器（FlashMemory）。特点：在断电时，存储的数据不会丢失，编程数据可长期保存或多次修改。（3）在系统编程（ISP–InSystemProgrammable）技术:电源泵与编程控制电路+浮栅编程技术优点:不需要外配编程器，可直接对印制电路板上的在系统可编程逻辑器件进行编程。（4）JTAG（JointTestActionGroup）编程技术:可对内置JTAG边界扫描测试电路的可编程逻辑器件进行直接下载编程。标准的JTAG接口是4线：TMS、TCK、TDI、TDO,分别为模式选择、时钟、数据输入和数据输出线。8.2简单可编程逻辑器件简单可编程逻辑器件SPLD按历史发展分为：PAL—可编程阵列逻辑GAL—通用阵列逻辑PALPAL——ProgrammableArrayLogic器件是20世纪70年代末期出现的一种低密度、一次性可编程逻辑器件。它是第一个具有典型实际意义的可编程逻辑器件（PLD）。8.2简单可编程逻辑器件•与阵列—可编程；•或阵列—固定；•输出电路—固定。PAL的结构I2可编程与阵列固定或阵列I1I0&≥1&&&&&≥1≥1输出反馈输出反馈单元反馈输入······O2O1O0目前已经较少使用了一次性编程，规模较小。(8-21)GAL器件PAL器件与PAL相比：1）采用了“与–输出逻辑宏单元”结构形式。OutputLogicMacroCell(OLMC)2)采用EEPROM的浮栅技术：使GAL器件具有可擦除、可重新编程、数据可长期保存和可重新组合结构的特点。8.2.2GAL器件的基本结构通用阵列逻辑GAL器件是继PAL器件之后，20世纪80年代中期推出的一种低密度可编程逻辑器件。(8-22)8.2.3典型GAL器件GAL16V8(8-23)8.3复杂可编程逻辑器件（CPLD）可编程阵列逻辑PAL：一次性可编程（PROM）；与或阵列；简单输出电路通用阵列逻辑GAL：多次可编程（EEPROM）；与阵列；输出宏单元复杂可编程逻辑器件（CPLD）：在线多次可编程（电源泵与编程控制电路，EEPROM或FlashMemory）；更复杂结构（相当于多个PAL）断电后，编程内容不会丢失(8-24)8.3.1CPLD概述总体结构（三部分）：逻辑块；可编程互连通道；I/O块1）逻辑块：类似于一个小规模PLD；包含多个宏单元宏单元：由乘积项阵列、乘积项分配和可编程寄存器构成2）可编程互连通道：逻辑块、宏单元、输入/输出引脚间的互连网络。3）I/O块：内部逻辑到器件I/O引脚之间的接口(8-25)8.3.2可编程互连阵列结构CPLDAltera公司生产的MAX7000S系列器件属于多阵列矩阵结构构成：逻辑阵列块LAB(LogicArrayBlock)宏单元I/O控制块可编程互连阵列PIA多阵列矩阵MultipleArrayMatrix,MAX(8-26)8.4现场可编程门阵列（FPGA）器件8.4.1概述FPGA的电路结构主要是基于SRAM(StaticRAM)工艺的查找表结构。分段互连：连续互连；密度小，结构灵活度低，延时可预计特点：内部有不同长度的连线，连线之间通过可编程开关矩阵互连。优点：集成度大，结构灵活。缺点：连线延时无法预先估计。特点：内部有等长度的连线。优点：线路延时固定，易消除竞争冒险。(8-27)8.4.2连续互连型FPGA器件FLEX10K系列EPF10K10器件结构嵌入阵列块EAB：RAM/ROM和输入、输出寄存器构成。为用作为复杂的逻辑功能查找表。逻辑阵列块LAB：由8个逻辑单元LE构成。逻辑单元LE：每个LE含有一个提供4输入组合逻辑函数的查找表，以及一个能提供时序逻辑能力的可编程寄存器。I/O单元IOE行列快速互连通道CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBFPGA器件基本结构可编程开关矩阵可编程I/O模块IOB可编程互连资源PI可配置逻辑模块CLB8.4现场可编程门阵列器件8.4.3结构1:分段互连型特点：内部有不同长度的连线，连线之间通过可编程开关矩阵互连。优点：集成度大，结构灵活。缺点：连线延时无法预先估计。(8-29)8.4.4FPGA器件特点复杂可编程逻辑器件（CPLD）：采用在线多次可编程（电源泵与编程控制电路，EEPROM或FlashMemory）。断电后，编程内容不会丢失现场可编程门阵列（FPGA）采用SRAM技术。使用FPGA器件时，需要外存储器存放编程数据，配置完成后，FPGA器件才可完成逻辑功能。断电后，FPGA器件中的配置数据自动丢失•CPLD器件采用“与–或”逻辑阵列结构，而FPGA的电路结构主要是基于SRAM工艺的查找表结构。•FPGA的集成度比CPLD高。FPGA器件提供了丰富的I/O端数和触发器，它适合于复杂时序逻辑设计，而CPLD则适合于触发器有限而乘积项较多的复杂组合逻辑设计。•CPLD通过修改具有固定内部连线电路的逻辑功能来编程，而FPGA主要是通过改变内部电路布线来编程，因而FPGA器件结构最为灵活。•一般情况下，CPLD的功耗要比FPGA大，且集成度越高越明显。•CPLD具有加密性能，而FPGA不可加密。CPLD与FPGA的其它区别：(8-30)8.5可编程逻辑器件的开发8.5.1PLD设计流程原理图输入方式HDL输入方式混合输入方式波形输入选择设计方案选择器件类型和型号设计分析设计输入设计处理器件编程器件测试功能仿真设计输入编译优化/综合逻辑适配/分割布局/布线针对器件型号时序仿真编程数据下载到CPLD或FPGA中功能参数性能(8-31)8.5.2PLD编程与配置1、根据计算机端口分类（1）串口下载（2）并口下载（3）USB口下载(8-32)2、根据PLD工艺分类CPLD：采用的工艺是EPROM，EEPROM或FlashMemory（是非失性的）将编程数据直接下载到器件中即可FPGA：采用的工艺是SRAM技术，配置数据放在SRAM中（是易失性的）。（1）通过计算机将配置数据下载到器件中（即FPGA中的SRAM）每次使用，均要进行一次下载；适用于调试；不能用于应用现场；（2）通过外存储器存放编程数据外存储器应是非失性的（EPROM，EEPROM或FlashMemory）；系统加电时，FPGA从外存储器调入配置数据；用于应用现场。(8-33)作业：P374：8-88-168-22(8-34)实验十三存储器应用——乘法器的设计课时：2课时实验内容：九九乘法a）按键输入乘数A和被乘数B，并把值(0~9)显示在数码管上；b）乘积C显示：2位数码管（十进制）；c）用存储器内容编辑器编辑ROM数据，使之满足九九乘法表的要求。0-9(用4位)0-9(用4位)用8位)地址线:8位数据线:8位(8-35)实验书中32页存储器内容编辑器In-SystemMemoryContentEditor(8-36)(8-37)实验十四用状态机设计ADCTLC1196的采样控制电路课时：4课时（其中2课时为设计准备）实验内容：a）以约100KSPS的采样率，连续对直流电压进行AD转换，将串行结果转换成并行，显示在数码管上，测量三个电压点，分析ADC精度。b）输入信号为100Hz、幅度约4.5V的正极性正弦信号，用SignalTapII逻辑分析仪分析转换结果。用模式3a)固定电平：使用实验箱ADC输入模块中的0~5V直流信号b)正弦信号可用DDS信号源产生的正极性信号。(8-38)模式3ADC输入：允许输入0~5V的信号。(8-39)P.9ADC用LTC1196片选CS：PIO26，低电平有效；时钟信号CLK：PIO25；串行转换输出:PIO24模式3注意:使用LTC1196时，PIO16~23及PIO14只能作为输入端口。编程时，分配引脚要用到(8-40)CS为片选信号（低有效）：CS低电平后，约经过2.5个CLK开始输出转换结果的最高位；CS的下降沿离上一个CLK上升沿至少13ns；CS的下降沿离下一个CLK上升沿至少26ns（建立时间）；约2.5个CLK8个CLK（AD的8个转换数据）大于1个CLK13ns26ns时钟频率fCLK不高于12MHzAD数据转换（串行）：单次转换不少于12个CLK，因此最高采样率1MSPS转换的数据=(255*Vin)/5V(8-41)根据T