第八章 可编程逻辑器件

第八章可编程逻辑器件第八章可编程逻辑器件（PLD,ProgrammableLogicDevice）1.数字集成电路从功能上有分为通用型、专用型两大类数字系统2.PLD的特点：是一种按通用器件来生产，但逻辑功能是由用户通过对器件编程来设定的一、PLD的基本特点：8.1概述连接线与点增多抗干扰下降传统的逻辑系统，当规模增大时（SSIMSI)焊点多，可靠性下降系统规模增加，成本升高功耗增加占用空间扩大半定制标准单元（StandardCell）门阵列（GateArray）可编程逻辑器件（ProgrammableLogicDevice，PLD）近年来PLD从芯片密度、速度等方面发展迅速，已成为一个重要分支。专用集成电路（简称ASIC）系统放在一个芯片内用户定制集成电路ASIC全定制（FullCustomDesignIC）厂商直接做出。如：表芯厂商做出半成品半定制（Semi-CustomDesignIC）ApplicationSpecificIntegratedCircuitPLD是70年代发展起来的新型逻辑器件，相继出现了ROM、PROM、PLA、PAL、GAL、EPLD和FPGA等，它们的组成基本相似。二、PLD的基本结构与门阵列或门阵列乘积项和项PLD主体输入电路输入信号互补输入输出电路输出函数反馈输入信号输出既可以是低电平有效，又可以是高电平有效。•可由或阵列直接输出，构成组合；•通过寄存器输出，•构成时序方式输出。可直接输出也可反馈到输入三、PLD的逻辑符号表示方法1.互补输出的缓冲器表示方法AAA'2.三态输出的缓冲器PLD具有较大的与或阵列，逻辑图的画法与传统的画法有所不同AENA'AEN'A'三、PLD的逻辑符号表示方法3.与门和或门的表示方法ABCDF1固定连接编程连接F1=A•B•CABCDF2F2=B+C+DABCF1BCDF2AA'BB'三种特殊情况:(1)输入全编程，输出为0。(2)也可简单地对应的与门中画叉，因此E=D。(3)乘积项与任何输入信号都没有接通，相当与门输出为1。注：F=1将导致关断其它乘积项的输出。AA'BB'F1F2F3下图给出最简单的PROM电路图，右图是左图的简化形式。实现的函数为：BABAF′•+•′=1BABAF•+′•′=2BAF•=3固定连接点（与）编程连接点（或）四、PLD的分类（1）与固定、或编程：ROM和PROM（2）与、或全编程：FPLA（3）与编程、或固定：PAL、GAL和HDPLD1.与固定、或编程：与阵列全固定，即全译码；ROM和PROMPLD基本结构大致相同，根据与、或阵列是否可编程分为三类：2.与、或全编程：代表器件是FPLA（FieldProgrammableLogicArray），下图给出了FPLA的阵列结构，在PLD中，它的灵活性最高。由于与或阵列均能编程的特点，在实现函数时，只需形成所需的乘积项，使阵列规模比PROM小得多。3.与编程、或固定：代表器件PAL(ProgrammableArrayLogic)和GAL（GenericArrayLogic）。这种结构中，或阵列固定若干个乘积项输出，见下图。8.2现场可编程逻辑阵列FPLA由可编程的与逻辑阵列和可编程的或逻辑阵列以及输出缓冲器组成。规格：4×8×4当OE'=0时DCBAABCDY′′′′+=3BDACY+=2BAY⊕=1Y0=C⊙D三态输出Y3Y2Y1Y0OE'可编程的异或门输出极性控制编程单元当XOR的熔丝连通时，XOR=0，Y3、Y2、Y1、Y0与来自或逻辑阵列的输出S3、S2、S1、S0同相；当XOR的熔丝熔断后，XOR=1，Y3、Y2、Y1、Y0与S3、S2、S1、S0反相；组合逻辑型FPLAM=01（可编程逻辑时序器PLS）时序逻辑型FPLA11异步置零输入端三态缓冲器处于工作状态M=11（可编程逻辑时序器PLS）时序逻辑型FPLA00输出缓冲器的状态控制端三态缓冲器处于工作状态M=10（可编程逻辑时序器PLS）时序逻辑型FPLA10输出缓冲器的状态控制端三态缓冲器处于高阻态（禁止态）与PROM相比，FPLA有如下特点：（1）PROM是与阵列固定、或阵列可编程，而FPLA是与和或阵列全可编程。（2）PROM与阵列是全译码的形式，而FPLA是根据需要产生乘积项，从而减小了阵列的规模。（3）PROM实现的逻辑函数采用最小项表达式来描述；而用FPLA实现逻辑函数时，运用简化后的最简与或式，即由与阵列构成乘积项，根据逻辑函数由或阵列实现相应乘积项的或运算。（4）在FPLA中，对多输入、多输出的逻辑函数可以利用公共的与项，因而，提高了阵列的利用率。例1:试用FPLA实现四位自然二进制码转换成四位格雷码。（1）设四位自然二进制码为B3B2B1B0，四位格雷码为G3G2G1G0，其对应的真值表如下表所示。自然二进制码格雷码B3B2B1B0G3G2G1G000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000表达式：232=BBG⊕33=BG121=BBG⊕010=BBG⊕输出表达式为G3=B3G2=B3B'2+B'3B2G1=B2B'1+B'2B1G0=B1B'0+B'1B0与阵列或阵列B3B2B1B0G3G2G1G0FPLA的阵列图（2）转换器有四个输入信号，化简后需用到7个不同的乘积项，组成4个输出函数，故选用4×7×4FPLA实现.图仅用了七个乘积项，比PROM全译码少用9个，实现的逻辑功能是一样的。从而减小了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较PROM有优越之处。FPLA除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时序逻辑电路。例2：用FPLA和JK触发器实现模4可逆计数器。当X=0时加法计数；X=1减法计数。J1=K1=1J2=K2=XQ'1+X'Q1Z=XQ'2Q'1+X'Q2Q1解：⑴画出状态图。⑵求激励方程和输出方程。⑶画出时序FPLA阵列图。XQ2Q'2Q1Q'111ZCLKQ'1Q11JC11KQ'2Q21JC11K××××××××××××××××001110X/ZQ2Q10/01/01/11/01/00/01/10/0010一、可编程阵列逻辑器件PALPAL采用双极型熔丝工艺/叠栅MOS管，工作速度较高。PAL的结构是与阵列可编程和或阵列固定，这种结构为大多数逻辑函数提供了较高级的性能，为PLD进一步的发展奠定了基础。（一）PAL的基本电路结构PAL器件的输入、输出结构以及输入、输出的数目是由集成电路制造商根据实际设计情况大致估计确定。8.3可编程逻辑器件PAL和通用逻辑阵列GAL编程前，与逻辑阵列的所有交叉点上均有熔丝连通。编程时，将有用的熔丝保留，将无用的熔丝熔断。3211=IIIY432+III431+III421+III212′′=IIY32′′+II43′′+II14′′+II213′=IIY21′+II214=IIY21′′+II一、可编程阵列逻辑器件PALPAL采用双极型熔丝工艺/叠栅MOS管，工作速度较高。PAL的结构是与阵列可编程和或阵列固定，这种结构为大多数逻辑函数提供了较高级的性能，为PLD进一步的发展奠定了基础。（二）PAL的几种输出电路结构和反馈形式PAL器件的型号很多，它的典型输出结构通常有四种，其余的结构是在这四种结构基础上变形而来。1.专用输出基本门阵列结构一个输入四个乘积项且通过或非门低电平输出如输出采用或门，为高电平有效PAL器件。若采用互补输出的或门，为互补输出器件。输入信号四个乘积项只能用来产生组合逻辑函数。8个乘积项2.可编程I/O输出结构输出端是一个具有可编程控制端的三态缓冲器。两个输入，一个来自外部I，另一来自反馈I/O当最上面的乘积项为高电平时，三态门开通，I/O可作为输出或反馈；乘积项为低电平时，三态门关断，是输入。3.寄存器型输出结构：也称作时序结构，如下图所示。8个乘积项或门的输出通过D触发器，在CP的上升沿时到达输出。触发器的Q端可以通过三态缓冲器送到输出引脚触发器的反相端反馈回与阵列，作为输入信号参与更复杂的时序逻辑运算CP和使能是PAL的公共端4.带异或门的寄存器型输出结构：增加了一个异或门把乘积项分割成两个和项两个和项在触发器的输入端异或之后，在时钟上升沿到来时存入触发器内有些PAL器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。如由8个寄存器型输出结构组成的PAL器件命名为PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为PAL16L8；由8个带异或门的寄存器组成的PAL器件则命名为PAL20X8。（三）PAL的使用应用PAL16L8设计组合逻辑电路，主要步骤是将输出和激励写成最简与或表达式，然后确定PAL16L8的引脚和编程。目前能够支持PAL的编程软件已相当成熟，芯片应用也很普及，但是由于其集成密度不高、编程不够灵活，且只能一次编程，很难胜任功能较复杂的电路与系统。例3：用PAL器件设计一个数值判别电路。要求判断4位二进制数DCBA的大小属于0~5、6~10、11~15三个区间的哪一个之内。解：DBADCYACDBCDCBDYBDCDY+=′′+′′+′=′′+′′=210选用PAL14H4，14个输入端、4个输出端，每个输出包含4个乘积项。二、通用阵列逻辑GAL采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的特性。与PAL相比，GAL的输出结构配置了可以任意组态的输出逻辑宏单元OLMC（OutputLogicMacroCell），GAL和PAL在结构上的区别见下图：PAL结构GAL结构适当地为OLMC进行编程，GAL就可以在功能上代替前面讨论过的PAL各种输出类型以及其派生类型（一）GAL器件结构和特点GAL器件型号定义和PAL一样根据输入输出的数量来确定，GAL16V8中的16表示阵列的输入端数量，8表示输出端数量，V则表示输出形式可以改变的普通型1.GAL16V8的基本结构8个输入缓冲器8个输出反馈缓冲器一个共用时钟CLK8个输出缓冲器8个OLMC2.GAL输出逻辑宏单元OLMC的组成输出逻辑宏单元OLMC由或门、异或门、D触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图：组合输出时序输出3.输出逻辑宏单元OLMC组态输出逻辑宏单元由对AC1(n)和AC0进行编程决定PTMUX、TSMUX、OMUX和FMUX的输出，共有5种基本组态：专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合I/O组态。8个宏单元可以处于相同的组态，或者有选择地处于不同组态。(1)专用输入组态：如下图所示：此时AC1(n)＝1，AC0＝0，使TSMUX输出为0，三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止，I/O可以作为输入端，提供给相邻的逻辑宏单元。本级输入信号却来自另一相邻宏单元。(2)专用输出组态：如下图所示：AC1(n)＝0，AC0＝0，四路反馈数据选择器FMUX输出接在低电平，本单元的反馈信号和相邻单元的信号都被阻断由于或非门，使异或门的输出不经过D触发器，直接由处于使能状态的三态门输出由于与非门输出使第一条乘积项经过乘积项数据选择器作为或门的输入(4)寄存器组态：当AC1(n)＝0，AC0＝1时，如下图所示。（3）同学自学此时OMUX选中触发器的输出同相Q端作为输出信号，反馈输入信号来自D触发器的反相端或门的输入有8个乘积项OE、CLK作为输出缓冲器的使能信号和时钟，作为公共端4.GAL是继PAL之后具有较高性能的PLD，和PAL相比，具有以下特点：(1)有较高的通用性和灵活性：它的每个逻辑宏单元可以根据需要任意组态既可实现组合电路，又可实现时序电路。(2)100％可编程：GAL采用浮栅编程技术，使与阵列以及逻辑宏单元可以反复编程，当编程或逻辑设计有错时