计数器逻辑功能测试

广州大学学生实验报告开课学院及实验室：机械与电气工程学院电子楼410年月日学院机械与电气工程年级、专业、班姓名学号实验课程名称数字电子技术实验成绩实验项目名称计数器逻辑功能测试指导老师胡晓一、实验目的1、验证用触发器构成的计数器计数原理；2、掌握测试中规模集成计数器功能的方法。二、实验原理1．用D触发器构成的异步二进制加/减计数器图14位二进制异步递增加法计数器分析其工作过程，可得出其状态图和时序图如图2和图3所示。图2图1所示电路状态转换图图3图1所示电路的时序2．中规模十进制计数器74LS192是专用的集成同步十进制可逆计数器，双时钟输入，具有清零和置数等功能，其引脚排列及逻辑符号如图4所示，读数时要注意的是，Q3和D3是最高位。图474LS192引脚排列及逻辑符号74LS192的功能如表6-1所示，说明如下：表6-174LS192功能表表6-2所示为8421码十进制加、减计数器的状态转换表。表6-2状态转换表三、实验仪器、材料1．+5V直流电源2．双踪示波器3．单次和连续脉冲源4．逻辑电平开关5．逻辑电平显示器6．译码显示器7．74LS74×2、74LS192×2四、实验步骤（1）把D触发器集成块74LS74连接成4位二进制异步加法计数器。按图1所示接线，RD′接至逻辑开关并置“1”，把单次脉冲源接入低位CP0端，4个输出端Q3、Q2、Q1、Q0分别接入逻辑电平显示器，各SD′直接接高电平“1”。清零后，输入单次脉冲，观察Q3~Q0状态的变化并列表记录。先清零，然后输入1Hz的连续脉冲，观察Q3~Q0的状态变化。（2）用74LS74触发器构成4位二进制异步减法计数器。断开图1所示电路中低位触发器Q′端与高一位触发器CP端的连接，改为把低位触发器Q端连接高一位CP端，其他连接不变，4位计数输出仍在Q端取出，即可构成减法计数器，实验内容仍按步骤1的方法进行，观察Q3~Q0状态的变化并列表记录。（3）测试74LS192同步十进制可逆计数器的逻辑功能。由单次脉冲源提供计数脉冲，清除端CP、置数端LD′数据输入端D3、D2、D1、D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备中的一个译码显示输入相应插口A、B、C、D；CO′和BO′接逻辑电平显示器。按表所示逐项测试并判断该集成块的功能是否正常，实验步骤如下。清零。令CR=1，其他输入为任意态，这时Q3Q2Q1Q0=0000，译码数字显示为0。清除功能完成后，置CR=0。置数。CR=0，CPU、CPD任意，先在数据输入端D3、D2、D1、D0输入任意一组二进制数，然后令LD′=0，从计数译码显示的数值判断预置功能是否完成，然后置LD′=1。a、加计数。CR=0，LD′=CPD=1，CPU接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态进行加计数，输出状态变化是否发生在CPU的上升沿。b、减计数。CR=0，LD′=CPU=1，CPD接单次脉冲源。参照步骤3-a的方法进行实验。（4）用两片74LS192构成100进制加法计数器。两片74LS192的输出端分别接入两组译码显示器。输入1Hz连续计数脉冲，观察电路是否进行由00~99的累加计数并记录。五、实验过程原始记录实验1：4位二进制异步加法计数器逻辑功能的测试表1脉冲次数01234567Q3Q2Q1Q000000001001000110100010101100111脉冲次数89101112131415Q3Q2Q1Q010001001101010111100110111101111实验2：4位二进制异步减法计数器逻辑功能的测试表2脉冲次数01234567Q3Q2Q1Q011111110110111001011101010011000脉冲次数89101112131415Q3Q2Q1Q001110110010101000011001000010000实验3：同步十进制可逆计数器逻辑功能的测试表3-a脉冲次数0123456789Q3Q2Q1Q00000000100100011010001010110011110001001六、实验结果及分析实验1中，RD′接到低电平之后，逻辑电平显示器全灭；按下并松开单次脉冲源按钮后，逻辑电平显示器显示为0001，再次按下松开单次脉冲源按钮后变0010，如上表所示。实验2中，将原电路改装后，SD′接高电平，逻辑电平显示器全亮；按下并松开单次脉冲源按钮后，逻辑电平显示器显示为1110，再次按下松开单次脉冲源按钮后变1101，如上表所示。实验3中，CR端接高电平后，译码显示器显示“0”；接着CR接低电平，LD′接高电平，按下并松开单次脉冲源按钮后，逻辑电平显示器显示为0001，再次按下松开单次脉冲源按钮后变0010，如上表所示。设计体会：74LS74的RD′为清零端，输入低电平清零；SD′为置1端，输入高电平置1。