DC详细命令

DesignCompilerFAQPart1DCBasics6?!e%L7A#w8X5k1.1什么是DC?DC(DesignCompiler)是Synopsys的逻辑综合优化工具，它根据设计描述和约束条件自动综合出一个优化了的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高读者设计性能。2[4`.V4B*W/r[0c+{1.2DC能接受多少种输入格式?1c5]-l/l#]9`8b4H1C支持.db,.v,.vhd,edif等等。1.3DC提供多少种输出格式?3E9GZ#k;k5q1.4DC的主要功能或者主要作用是什么?DC是把HDL描述的电路综合为跟工艺相关的、门级电路。并且根据用户的设计要求，在时序和面积，时序和功耗上取得最佳的效果。在floorplanning和placement和插入时钟树后返回DC进行时序验证,O&g)a&W6a9q:n$p1.5如何寻找帮助?%mc2K;y.j$~-B帮助可以分为3种求助方式：1.使用SOLD，到文档中寻求答案2.在命令行中用man+DC命令b5|.rG4@#R3.在命令行中用info+DC命令1.6如何找到SOLD文档?SOLD文档可以在teminal中输入sold&执行。$sold&;^1M&S3]!s(q)F0Z.?或者用命令whichdc_shell找到dc的安装目录。找到online目录。$p!X#c)k,C3m2D8_$k1.7如何配置DC?综合设置提供必要的参数给DC，使工具能够知道进行综合时所需要的必要的信息，即重要参数：工艺库，目标库，标志库等等。要在.synopsys_dc.setup上设置好这些参数。而.synopsys_dc.setup要在三个目录下有说明，一个是synopsys的安装目录，一个是用户文件夹，最后一个是工程目录。由后一个设置覆盖前一个文件。3w/A;g!k;E;{*L&~&{参数包括：search_path,target_library,link_library,symbol_library+N2Q2b/`1K$E,J,u2C;P1.8target_library是指什么?target_library是综合是在map时需要的实际的工艺库)C6N.b1t!j!T0q){#g3k-N1.9link_library如何指定?链接时需要的库，通常与library相同，设置时，需要加“*”，表示内存中的所有库。.i3]3R8tm1.10search_path的设置?该参数指定，库的存储位置0m'O:\0Q-u,D/H8n+I/](a&])W1.11DA和DC有什么区别?C4N&`6L4R'q:q+Z7K*X-RDA是DesignAnalyzer的简称,它调用dc来进行综合.但是它是图形化的.可以看逻辑电路图,当然需要你的库有symbol库.1.12为什么要使用DA而不用shell接口?1.13SOLD是什么?%D-Z;u+u#ed)b#q-aSOLD是SynopsysOnLineDocument的简称,基本包括了synopsys公司的所有工具的文档集合.#{;`0m8E,M+K%J!Q%pO1.14.translation这一步是用什么DC命令来实现的?我们知道,DC综合过程包括3个步骤:translation+logicoptimization+mapping0^.Q5`,_*{2]9Q~+s5?-qtransition对应命令为read_verilog2wN!G%D&Y.X,klgoicoptimization和mapping对应于compile9O!m!l+|%K+h&x-q+I(E+gN7]#b4Y/d5zT1.15.逻辑优化和映射（logicoptimization+mapping）又是用什么DC命令来实现的?&|~)|a'A%n;@逻辑优化和映射均在compile命令完成，但是可以指定使用特殊的优化方法：structural和flatern'T@7f!P5j1.16.什么是DCscript?1?)T3OY:R2e%HDCscript是一组dc命令的集合.使得综合可以流程化也易于管理.1.17.基于路径的综合的意思是什么?],B5V6l:a%f4j.m9a1r-P路径（path），是DC中的一个重要概念。它包括4种路径方式：a.输入端口到DFF的data口；/u(C8]({*s1V:R%ab.DFF的clk到另一个DFF的D口；c.DFF的clk到输出端口d.输入端口到输出端口6t%F3f!zr(k-{#~&\'L基于路径的综合就是对这四种路径进行加约束，综合电路以满足这些约束条件。*h/r4T9z-oL$q1.18DC中的各类参数的单位是如何确定的呢?参数的单位由所使用库文件决定，在读入库之后，可以用report_lib去看库的信息，里边有详细的单位说明E+d.Y'[,{4~1.19DC中的对象有哪些?DC中的设计变量：一共有八种：Design,cell,reference,port,pin,net,clock,library。其中cell是子设计的例化，reference是多个子设计例化的通称，port是design的输入输出，pin是cell的输入输出。1.20什么叫startpoint和endpoint?这两个概念是DC中path概念的起始点和终点。起始点可以是输入端口和DFF的clk终点可以是DFF的data和输出端口。-U.k'D9@#\*H!D2k;~#c!k4`.I)V,t*u1?1.21如何寻找想约束的对象?一个是全部查找包括：all_inputs,all_outputs,all_clocks,all_registers。一个是根据关键词进行查找：find_ports()，find(port,’‘)。1.22什么叫一个设计(design)?;KD6?5k0m0P设计是DC中的重要对象，你所要综合的东西就叫design，确切或者说你所要综合模块的top文件。;@9x2l4Y6a:h%?7Z1.23什么叫cell?7o5\*z2n0{'~2z;H.[8U在design中，instance的子设计，称为cell。'|!\#y$]3W'z2o4{;T-y2V5N+@n8x%_8B1.24reference是指什么?和cell有什么区别?7V.n6z;@!X#@&X;us当存在一个模块被多次例化，那么该模块就称为reference,?3Y&\)X1[-x)_1.25如何读入一个design?!j%p9G%H(P.J$J使用analyze+elaborate或者read_verilog,read_vhdl,read_file命令。,I3u$k4O&D3R7V*x1.26analyze+elaborate和read命令有什么区别?M5X)H%J9~,q'N%C4[tread_file是可以读取任何SYNOPSYS支持格式的；analyze和eloborate只支持verilog和VHDL两个格式，但是他们支持在中间过程中加入参数而且以便以后可以加快读取过程。1.27如何处理多个引用的问题?*E4V(\5h:W+w(Y7iO一个方法是使用uniquify，就是把引用几次那么就在内存中换名引入多个子设计，适用于不同时序约束要求；也可以用dont_touch命令，先对多个引用的设计进行编译之后，设置为dont_touch，适用于基本相同的环境要求；还有一种就是把两个引用进行flatten，之后进行综合。1.28link的作用是什么?3[&f2q8b%k)H确定所有文件是否均存在并把它们链接到当前设计。2R0J,n'G#B#L$q(w1.29环境设置是指什么?-o6v5`$x%^是指芯片物理上的参数，比如电压，温度等。1.30如何设置线载模型?使用set_wire_model命令.j2a3\'I*z,~:b,Mi1.31如何得知线载模型的种类?读取库文件到DC中，使用report_lib看有多少可用的线载模型1.32如何设置工作环境变量?使用set_operating_conditions+T%l(u#I+q!g4G$Qr's7M'D#S1.33工作环境变量的类别可以分为哪几类?一般可以分为最坏（worstcase),典型(typical),最佳（bestcase)。Q,w;b+o7G1.34为什么要设置工作环境变量?/fQ;f1v8z4{;N7Ux由于我们要做的是一颗要在实际环境中正常工作的芯片，而在不同的温度和环境下的电路的性能有很大影响，因此为了近可能地模拟芯片工作，设置合适的工作环境信息是非常必要的。-p.t)p-R1|%o1.35read和analyze+ealborate做了哪些工作?语法检查，建立GETECH库。值得注意的是，read命令不自动执行link操作。*?,I.n;DZ3B%w1K6F(H8L)X1.36getech库是做何用途的?GETCH库是由软宏（softmacros）组成的，是加法器，乘法器之类的东西，这些组件都是在DW里引用的。(N-c7R/\3p$x)s$x$_1.37调用getech库中的加法器之后,如何去自己选择一个设计者需要的加法器?4{,Y0X3w9Kl-_1.38调用了加法器之后在优化阶段还能够掉换不同的加法器么?;|!\0y.R-a$d6\9J9K-N7r-Kx(Fq1.39如何检查script文件中有何错误呢?dc_shell-tcl-f1.40如果在dc_shell启动后,想修改库,怎么办?q6B2B#S&?/S1.41如何在dc_shell环境下执行UNIX命令?1.42优化分为几个层次？一个是基于HDL的结构优化转化为GETCH结构；基于GTECH的逻辑优化，包括架构（strcuture），打平（flatten），转化为优化过的GETCH；基于GETCH的门级优化，主要作用是映射到实际的工艺库中。1.43什么是约束？约束分为设计规则约束和优化约束。设计规则约束不由用户确定，已经由所采用的库确定了，用户只能添加进一步的约束。优化约束分为两个方面，时序约束和面积约束。时序约束又可分为组合电路的约束，时序电路的约束以及输入输出的约束。+Y)D%`(b8l,N%|*~\-D;F@&f/D/o1.44DCScript支持TCL么？dcsh和dc-tcl。前者是SYNOPSYS的内部语言，后者是TOOLCOMMANDlanguage（TCL）。:m(j)j([-O8A#W;R2Q1.45综合时不想使用某些库单元进行mapping，怎么办？使用set_dont_use命令Part2Constraintthedesign2.1约束一个设计分为几个方面?*J&t3u%P$|6O3F!y总的分为，面积约束和时序约束。G-`#E$t5T6{/]2.2面积约束的命令是什么？$V'S&r8o:Y9Tset_max_area${4{1J1E#s)x(L+u2.3如何对时钟进行约束？8q.s3V-z&_'~对时钟进行约束是对时钟的周期，波形进行描述。/?k;S0r0p0b1}1R&Q使用create_clock建立时钟约束5Z*V8EZ.e+[2.4如何对pll进行约束？如果存在PLL，那么首先对输入的初始时钟用create_clock进行约束。+~+f.S(\;E0k6F再用create_propagated_clock对PLL输出时钟在基于输入时钟进行约束。;f(W4U9g+p0L2S*b5j2.5什么叫虚拟时钟约束？0?;T-C(h/@)^2M4G*\*F虚拟时钟是指在当前要综合的模块中不存在的物理时钟。比如，设计外的DFF的时钟。建立这样的时钟有益于描述异步电路间的约束关系。2.6DC可以对时钟的哪些特性进行约束？*n0r)h@-E-wDC支持对时钟的周期，波形，jitter，skew，latency描述/A'k0m0J-G5X!_6ik.N2.7如何约束时钟的jitter？使用set_clock_uncertainty-setup(-