cmos图像传感器一些应用参考

什么是CMOS图像传感器？CMOS：互补性氧化金属半导体CMOS（ComplementaryMetal-OxideSemiconductor）和CCD一样同为在数码相机中可记录光线变化的半导体。CMOS的制造技术和一般计算机芯片没什么差别，主要是利用硅和锗这两种元素所做成的半导体，使其在CMOS上共存着带N（带-电）和P（带+电）级的半导体，这两个互补效应所产生的电流即可被处理芯片纪录和解读成影像。然而，CMOS的缺点就是太容易出现杂点,这主要是因为早期的设计使CMOS在处理快速变化的影像时，由于电流变化过于频繁而会产生过热的现象。CMOS图像传感器IBIS5-B-1300的驱动时序设计1．2工作原理IBIS5-B-1300内部有12个寄存器，提供传感器工作所需的参数及工作方式。对寄存器写入的数据决定了传感器的工作状态。寄存器的数据写入接口有3种：并行接口、串行三线接口、串行两线接口。可通过芯片的IF_MODE和SER_MODE管脚接不同的值来选择不同的数据接口模式(如表1所示)。并行接口使用16b并行输入来载入新的寄存器值。串行3线接口(或串转并接口)使用串行接口将数据移入寄存器缓冲器，当完整的数据字移入寄存器缓冲器时，数据字才被载入当前正在编码的寄存器。串行2线是一个单向的接口，本文暂不做分析。IBIS5-B-1300具有两种快门方式：卷帘快门和同步快门，用寄存器(0000)的bitO进行设定，“1”为卷帘快门，“0”为同步快门。时序如图1，图2所示。在卷帘快门模式下，帧频Frameperiod=(Nr.Lines×(RBT+PixelPeriod*Nr.Pixels))。在同步快门模式下，帧频Frameperiod=”Tint”+Treadout=”Tint”+(Nr.Lines×(RBT+PixelPeriod*Nr.Pixels))。其中，Tint为积分（曝光）时间；Nr.Lines为每帧读出的行数；Nr.Pixels为每行读出的像素数；TBT为行空白时间（典型值为3.5ms）；PixelPeriod为1/40MHZ=“25”。卷帘快门中有两个y方向的移位寄存器，一个指向正在被读出的行，另一个指向正在被复位的行，两个指针由同一时钟y_clock(行时钟)驱动，它们之间的差值代表了光积分时间。在卷帘快门模式下，像素的读出和复位同时进行，每行像素的复位和读出是顺序进行的(见图3)。像素的积分时间可以通过寄存器INT_TIME来修改。在这种模式下，像素在不同的时刻感光，因而在采集动态图像时会产生模糊。在同步快门模式下，所有像素的光积分在同一时刻进行的。所有像素同时被复位，在经过光积分后，像素的值被存储在每个像素的存储节点上，然后逐行依次读出。像素的光积分和读出是串行的，在像素读出时，积分被禁止，因而可以避免卷帘快门所产生的动态图像模糊的问题。此外，同步快门支持多斜率积分，可获得比卷帘快门更高的动态范围。综上分析，在使用这款成像器芯片时，对快门方式要根据应用的场合进行选择，在对快速运动的物体进行捕获或要求有高的动态范围时应选择同步快门；而在对图像的帧速率要求较高或要对图像进行连续采集时应选择卷帘快门。2基于FPGA的CMOS控制时序的设计2.1现场可编程门阵列FPGA随着集成电路的发展，大规模可编程逻辑器件广泛用于电路设计领域，它具有功耗低，可靠性高的特点，同时大大减小了电路板的尺寸。FPGA的内部结构决定了FPGA在时序设计方面的优越性。该设计选用Xilinx公司的Spartan3系列FPGA芯片XC3$50作为硬件设计平台。Spar-tan3基于VirtexⅡFPGA架构，采用90nm技术，8层金属工艺，内嵌硬核乘法器和数字时钟管理模块。从结构上看，它将逻辑、存储器、数字运算、数字处理器、I／O以及系统管理资源完美地结合在一起，使之具有更高层次、更广泛的应用。2.2控制时序的设计该设计采用VHDL硬件描述语言，根据自顶向下的设计方法，将时序控制部分分为三个模块：复位模块、寄存器配置模块和快门模块。由于寄存器有两种配置方式，快门模式也有两种，因而后两部分都可以再细分为两个小模块。三个大的模块有严格的先后关系，必须在前一模块已完成后，才可开始后一模块。图4显示模块的划分及其关系。复位模块是用来产生图像传感器所需的SYS_RE_SET信号，使传感器正常复位，内部寄存器清零，为寄存器的配置做好准备。寄存器配置模块是用来配置图像传感器内部的12个寄存器，提供传感器工作所需的参数和方式。其中，参数有积分时间、积分方式(单斜率或多斜率)、X序列发生器的时钟间隔、SS序列发生器的时钟间隔、亚采样方式、开窗位置及大小等。快门模块用于产生传感器工作所需的一些控制信号，针对快门方式的不同给出所需的时序控制信号。在同步快门的设计中，该设计采用单斜率积分，在此设计基础上多斜率积分容易实现。该设计采用VHDL对各模块时序进行编程。其中，快门模块使用状态机来实现各状态之间的转换(图5显示了卷帘模块的状态转移图，图6显示了同步快门的状态转移图)。全局时钟和ADC时钟采用DCM即数字时钟管理单元来实现。3实验结果3.1仿真结果时序控制电路设计完毕后，需要对各部分进行功能仿真、逻辑综合以及综合后仿真，最后对整个系统进行综合、布局布线，完成时序仿真。对各模块编程并仿真通过后，将各模块加载到主函数top中，采用并行的寄存器配置方式，对卷帘和同步两种快门方式进行仿真，在Modelsim中的仿真结果如图7，图8所示。3.2成像结果将此驱动时序应用于相机系统，在全帧输出模式(1280×1024)下，对鉴别率靶和静物进行拍摄，实验结果如图9，图10所示。由所拍摄结果可以看出，图像清晰稳定，无明显变形，CMOS图像传感器满足了成像的需求。4结语图像传感器驱动时序的正确与否对其能否正常工作起着决定性的作用。本文在分析CMOS图像传感器IBIS5-B-1300工作时序的基础上，设计了两种寄存器配置方案和两种快门方式，并用FPGA内嵌的数字时钟管理单元(DCM)完成了系统时钟和ACD时钟的设计。实验结果表明，所设计的驱动时序可以满足该图像传感器的驱动要求。基于CMOS图像传感器IBIS52A21300的时序设计摘要：在分析CYPRESS公司的IBIS5-A-1300CMOS时序的基础上,设计了串行、并行两种配置寄存器的模式,完成了多斜率积分、开窗口、亚采样功能。选用复杂可编程器件(CPLD)作为硬件设计载体,使用VHDL语言对驱动时序发生器进行了硬件描述。采用QuartusⅡ5.0软件对所做的设计进行了功能仿真,针对ALTERA公司的CPLD器件MAXⅡEPM570T144C3进行适配。系统测试结果表明,所设计的驱动时序发生器满足CMOS相机驱动要求。关键词：CMOS相机；串行；并行；复杂可编程逻辑器件CPLD；时序发生器随着CMOS集成电路工艺的不断发展和完善,CMOS图像传感器发展非常迅速。CMOS图像传感器具有低成本、低功耗、简单的数字接口、随机访问、运行简易、高速率、体积小以及通过片上信号处理电路可以实现智能处理功能等特点而得到广泛应用。由于CMOS传感器的驱动信号绝大部分是数字信号,因此可采用CPLD通过VHDL语言编程产生驱动时序信号。VHDL语言具有广泛的逻辑综合工具支持,简洁易于理解。本文就IBIS52A-1300CMOS图像敏感器给出使用VHDL语言设计的寄存器配置电路和仿真结果。CMOS时序发生器原理IBIS52A21300芯片IBIS52A21300是131万像素(1280×1024),20mm(2/3英寸)的CMOS图像传感器芯片。它可以采用SXGA/VGA格式输出,最大帧速率可达到27.5帧/s(SXGA输出)或者100帧/s(VGA输出)。该芯片将CMOS感光核心与外围辅助电路集成在一起,同时具有可编程控制功能。6.7μm×6.7μm高填充系数像元,高达66%的填充系数,光学动态范围；片载可调整增益和偏置的输出放大器,以及10bit,40MS/sADC；具有卷帘快门和同步快门；随机可编程窗口和亚采样模式；片载抑制FPN电路；片载时序和控制逻辑发生器。内部寄存器IBIS52A-1300内部有12个16bit的寄存器,高4位是地址位,低12位是数据位。寄存器的值决定着相机的工作状态,必须根据需要进行设定,并实时作出修改。本设计中对各个寄存器设定不同的值实现多斜率积分、开窗口、亚采样的功能。寄存器0000用于设定快门方式,在多斜率积分中,会随上载不同寄存器而改变,如表1所示。表1多斜率积分时的寄存器设置随机开窗口也就是基于感兴趣区域(Region-Of-Interest,ROI)读出。通过多种接口设置传感器内部的X和Y移位寄存器起点指针,控制X方向和Y方向的起始读出位置,就可以很容易地实现ROI操作。X方向地址的最小步进距离是2(只能选择偶数列作为起始地址),Y方向为1(每一行都可以作为起始地址),所以最小可以输出2×1窗口大小的像素单元。进行ROI操作时,帧速率近似成线性增长。由寄存器0001(每行读出像元个数)、0010(每帧读出行数)、0100(X方向起始位置)、0101(左侧Y起始位置)、0110(右侧Y起始位置)设定不同的开窗口的起始位置和大小。亚采样也叫“抽点取样”,即通过选取某一区域的某点(或某些点)代替该区域,从而将影像的分辨率缩小到指定点。IBIS5-A-1300的X方向和Y方向分别有四种亚采样模式,能够很好地满足用户直接输出压缩图像的需要。这是由寄存器0111设置的。接口模式时序及分析内部寄存器决定了图像传感器的工作状态,所以传感器复位后要对这些内部寄存器进行配置。配置方式有两种：并行模式和串行模式,两种模式可以通过IF_MODE管脚和SER_MODE管脚进行选择,如表2所示。表2串行和并行接口的选择16-bit的配置数据中,高4位是地址位,用来选择要写入的寄存器,低12位是要写入的数据。并行模式和串行模式的时序如图1。并行模式利用16位宽的并行端口(P_DATA〈15:0〉)给内部寄存器上载新的值,通过写脉冲P_WRITE将值写入。根据图示信号周期可以计算得出写入12个寄存器的时间是4.8μs。图1两种配置接口的时序图串行模式利用串行时钟(周期为400ns)驱动串行数据。串行数据16位为一组,当S_EN为低时将值写入。写入12个寄存器的时间为76.8μs。基于CPLD的CMOS时序的实现复杂可编程逻辑器件CPLD为了产生系统所需的时序,采用复杂可编程逻辑器件(CPLD),包括可编程逻辑宏单元、可编程I/O单元、可编程内部连线三种结构,其集成度远远高于PAL等传统PLD器件,并在速度上有一定的优势。本文采用ALTERA公司生产的MAXⅡEPM570T144C3CPLD器件,结合QuartusⅡ开发工具,可以实现电路设计、仿真、器件编程等全部设计,开发调试灵活。CMOS寄存器配置时序的VHDL描述时序部分的主要功能是驱动CMOS图像传感器的正常工作,驱动时序的要求使得驱动电路的设计规模较大,复杂程度高,很难用传统的方式描述,必须采用更高层次的描述方法,实现自顶向下的设计,因此可以用VHDL语言与CPLD器件结合,设计的关键就是用VHDL语言描述CMOS的驱动时序关系。根据自顶向下的设计方法,确定输入输出信号,同时根据时序分析划分功能模块,然后把所有的输入输出信号分配到各个功能模块中,每个功能模块分别进行VHDL设计输入、功能仿真、后仿真。在各个功能模块实现其各自功能后,例如到顶层设计当中,再完成顶层的VHDL设计输入、功能仿真、综合、后仿真,直至最后达到设计要求。由时序图知,并行模式中一个数据的上载时间为400ns,CLK为25ns,则需要16个时钟,设16进制计数器count,当count在6与11之间时,使P_WRITE为1,数据开始上载,用变量i计哪个寄存器上载。当12个寄存器上载完,启动下一模块,使SHUTTER_START为1,同时注意在多斜率积分中当12个寄存器上载完后,第一个寄存器的值要随之改变,这里需要