南京理工大学数字电路课程实验内容——数电实验1&2

数字逻辑电路实验实验报告学院：电子工程与光电技术学院班号：9171040G06姓名：徐延宾学号：9171040G0633实验编号：0259指导教师：花汉兵2019年4月13日目录1实验一组合逻辑电路设计31.1实验目的.......................................31.2实验内容.......................................31.3实验原理及相关设计.................................31.3.1全加器介绍..................................31.3.2双四选一数据选择器介绍..........................41.4实验步骤及结果....................................51.4.1问题一.....................................51.4.2问题二.....................................81.4.3问题三.....................................111.5实验思考.......................................152实验二触发器设计及应用162.1实验目的.......................................162.2实验内容.......................................162.3实验要求.......................................162.4实验原理及相关设计.................................162.4.1D触发器....................................162.4.2JK触发器...................................172.5实验步骤及结果....................................192.5.1问题一.....................................192.5.2问题二.....................................202.5.3问题三.....................................202.5.4问题四.....................................212.5.5问题五.....................................212.6实验思考.......................................243总结体会24参考文献241实验一组合逻辑电路设计1.1实验目的1.熟悉基本门电路的逻辑功能及应用；2.掌握用逻辑代数或卡诺图化简逻辑表达式的方法；3.理解组合逻辑电路的设计与搭建原则。1.2实验内容在远程实验平台（e2lab）完成以下组合逻辑电路的设计与验证：1.用与非门和异或门设计全加器电路；2.用与非门设计组合逻辑电路，其功能示意如图1；图1:逻辑功能3.用双四选一数据选择器设计全加器电路。1.3实验原理及相关设计1.3.1全加器介绍全加器：求取3个变量（本位的被加数Ai、加数Bi及低位向本位的进位Ci1）的和Si及本位向高位的进位Ci。显然，一个全加器有3个输入端（Ai，Bi，Ci1）、两个输出端（Si，Ci），其真值表如表1所示。3表1:全加器真值表输入输出Ci1BASiCi0000000110010100110110010101011100111111根据真值表可以写出输出逻辑表达式：Si=AiBiCi1Ci=(AiBi)Ci1+AiBi变化表达式，采用与非门和异或门实现：Si=AiBiCi1Ci=(AiBi)Ci1
AiBi1.3.2双四选一数据选择器介绍四选一数据选择器有四个数据输入端D3、D2、D1、D0和一个输出端Q，S为工作状态选择端（或称使能端），A1、A0为内部地址公共选择端。当S=1时,数据选择器禁止工作,输出端Q=0，当S=0时，数据选择器正常工作，输出端输出为内部公共地址选择端A1A0所选的数据口数据，功能如表2。在数字逻辑电路中，数据选择器多被用作信道数据选择传送、逻辑函数实现等功能。表2:四选一数据选择器功能表使能端地址码输出SA1A0Q1XX0000D0001D1010D2011D34双四选一数据选择器包含二个相同的数据选择器，其原理图如图(2)所示，引脚示意图如图(3)所示。1S、2S为使能端。1S为1时，1Q输出为0，2S为1时，2Q输出为0。其真值表3如表所示。图2:双四选一数据选择器原理图图3:双四选一数据选择器示意图表3:双四选一数据选择器真值表输入输出1S2SA1A01Q2Q01001D0001011D1001101D2001111D30100002D0100102D1101002D2101102D31.4实验步骤及结果1.4.1问题一根据Si、Ci的表达式，采用与非门和异或门实现电路的连接：5图4:用与非门和异或门实现全加器连接示意图(A=0;B=0;Ci1=1)然后调节5，6，7开关，验证对应的电路状态相应。1.A=0;B=0;Ci1=0图5:A=0;B=0;Ci1=02.A=0;B=1;Ci1=0图6:A=0;B=1;Ci1=063.A=0;B=1;Ci1=1图7:A=0;B=1;Ci1=14.A=1;B=0;Ci1=0图8:A=1;B=0;Ci1=05.A=1;B=0;Ci1=1图9:A=0;B=1;Ci1=176.A=1;B=1;Ci1=0图10:A=1;B=1;Ci1=07.A=1;B=1;Ci1=1图11:A=1;B=1;Ci1=11.4.2问题二根据所给出的逻辑功能画出Z的卡诺图：表4:Z的卡诺图AS1S0000111100001110110所以得出Z=S0A+S1A将表达式化为与非式：Z=S0A
S1A8图12:逻辑电路图(A=1;S0=0;S1=1)根据表达式,在实验平台上完成电路的连接,并且逐一验证其逻辑功能:其他实验结果截图：1.A=0;S0=0;S1=0图13:A=0;S0=0;S1=02.A=0;S0=0;S1=1图14:A=0;S0=0;S1=193.A=0;S0=1;S1=0图15:A=0;S0=1;S1=04.A=0;S0=1;S1=1图16:A=0;S0=1;S1=15.A=1;S0=0;S1=0图17:A=1;S0=0;S1=0106.A=1;S0=1;S1=0图18:A=1;S0=1;S1=07.A=1;S0=1;S1=1图19:A=1;S0=1;S1=11.4.3问题三确定输入、输出变量并画出真值表：表5:双四选一数据选择器全加器真值表输入输出A1A0Ci1S/1QCi=2Q0000/1D00/2D00011/1D00/2D00101/1D10/2D10110/1D11/2D11001/1D20/2D21010/1D21/2D21100/1D31/2D31111/1D31/2D311写出8个引脚的逻辑表达式：1D0=Ci11D1=Ci11D2=Ci11D3=Ci12D0=02D1=Ci12D2=Ci12D3=1在实验平台上利用双四选一数据选择器搭建如下图所示的实验电路,并且逐一验证其逻辑功能:图20:电路连接图(A=0;B=1;Ci1=1)其他实验结果截图：1.A=0;B=0;Ci1=0图21:A=0;B=0;Ci1=0122.A=0;B=0;Ci1=1图22:A=0;B=0;Ci1=13.A=0;B=1;Ci1=0图23:A=0;B=1;Ci1=04.A=1;B=0;Ci1=0图24:A=1;B=0;Ci1=0135.A=1;B=0;Ci1=1图25:A=1;B=0;Ci1=16.A=1;B=1;Ci1=0图26:A=1;B=1;Ci1=07.A=1;B=1;Ci1=1图27:A=1;B=1;Ci1=1141.5实验思考最初在看到“用双四选一数据选择器设计全加器”这道题目感觉有点困难，但是在阅读完实验报告后就感觉很清晰了，列出全加器的真值表，找出八个引脚与Ci1的关系。就能很简单的完成设计。152实验二触发器设计及应用2.1实验目的1.熟悉触发器的基本逻辑功能。2.掌握用触发器进行时序电路设计的一般方法。3.理解和掌握触发器典型应用的工作原理及测试方法。2.2实验内容1.按照表7给出的内容，逐项测试D触发器的逻辑功能并完成该表格；2.用D触发器设计实现四分频电路（异步），观察并记录波形；3.按照表8给出的内容，逐项测试JK触发器的逻辑功能并完成该表格；4.用JK触发器设计实现四分频电路（异步），观察并记录波形；5.用JK触发器设计实现模五计数器电路（同步）。模五计数器状态转换关系如表1所示。2.3实验要求1.实验内容1、3测试后完成表格；2.实验内容2、4、5测试后保存实验电路，并将时钟及各触发器输出端信号结果截屏保存；3.对实验4与实验5的时序信号进行截图对比，说明异步与同步时序电路的区别。2.4实验原理及相关设计2.4.1D触发器图28:D触发器逻辑图和引脚布局图图3为D触发器逻辑图和内部结构图。触发器电路采用了维持阻塞结构，使它具有可靠性高和抗干扰能力强等优点。触发器有异步置“0”，置“1”端，RD与SD低电平有效。D数据输入端，CP时钟输入端，为上升沿触发。Q原态输出端，Q反态输出端。逻辑功能表如表2，图4为D触发器传输方式与状态转换图。16图29:D触发器传输方式与状态图转换图D触发器设计分频器：分频器是将时钟高频率信号转变成低频率信号的一种转换器（n个脉冲周期使输出完成一个周期变化即为n次分频）。T0触发器的表达式Qn+1=Qn，工作状态实际为将输入的时钟频率降低一倍，即为二分频方式的分频器。计数器主要是计输入时钟的个数。D触发器设计成2分频电路实际是将D触发器设计成T0触发器，如图6左所示，可得D=Qn2分频器逻辑图如图5右所示。图30:D触发器转T’触发器卡诺图及2分频器逻辑连接2.4.2JK触发器图31:JK触发器逻辑图和引脚布局图17图6为JK触发器逻辑图和引脚布局图。触发器有异步置“0”，置“1”端，RD与SD,低电平有效。J、K数据输入端，CP时钟输入端，为下降沿触发。Q原态输出端，Q反态输出端。逻辑功能表如表3所示，图7为JK触发器传输方式与状态转换图。图32:JK触发器传输方式与状态图JK触发器设计分频器:JK触发器设计2分频电路实际是将JK触发器设计成T0触发器，如图8所示，有J=1,K=1。也可用公式对比得到Qn+1=J
Qn+K
Qn,设J=K=T=1,表达式为Qn+1=Qn，即为T0触发器，2分频器逻辑连接如图8所示。图33:由JK触发器状态图设计二分频器18JK触发器设计成模五计数器：表6:模五计数器二进制-十进制转换表十进制数二进制数Q2Q1Q0000010012010301141002.5实验步骤及结果2.5.1问题一根据设计要求结合所学知识，在实验平台搭建如下电路：图34:测试D触发器逻辑功能电路将实验结果填入表格中：表7:D触发器逻辑功能表功能输入输出CPRDSDDQN+1QN+1置0X01X01置1X10X10置011001置111110保持011XXX00XX192.5.2问题二根据设计参考及所学知识，在实验平台搭建如下电路：图35:D触发器设计实现四分频电路（异步）2.5.3问题三根据设计要求结合所学知识，在实验平台搭建如下电路并将实验结果填入表格3中：图36:测试JK触发器逻辑功能电路表8:JK触发器逻辑功能表功能输入输出CPRDSDJKQN+1QN+1置0X01XX01置1X10XX10保持X1100X置0