测试与可测试性设计发展的挑战

测试与可测试性设计发展的挑战作者：张永光，徐元欣，王匡作者单位：浙江大学信息与通信工程研究所,杭州,310027刊名：半导体技术英文刊名：SEMICONDUCTORTECHNOLOGY年，卷(期)：2005，30(2)被引用次数：1次参考文献(14条)1.RABAEYJM数字集成电路设计透视19992.向东数字系统测试及可测试性设计19973.GeppertLThe100-millian-transisterIC1999(07)4.KAPURR.AITKENRC.WAYNEMNanometerdesignandtest1999(11)5.BirnbaumM.ZORIANY.SILCOTTGSystemonachip1999(06)6.SingerGThefutureoftestandDFT1997(03)7.WILLIAMSTWTestinginnanometertechnologies19998.沈理沈理VLSI芯片的可测试性、可调试性、可制造性和可维护性设计[期刊论文]-计算机工程与科学2003(01)9.AGRAWALVD.Testinginthefourthdimension200010.王永生.肖立伊.毛志刚SOC的可测试性设计技术[期刊论文]-同济大学学报（自然科学版）2002(10)11.DEMANHSystem-on-chipdesign:impactoneducationandresearch1999(03)12.ZORIANY.MARINISSENEJ.DEYSTestingembedded-corebasedsystemchips1999(06)13.曾芷德数字系统测试与可测性199214.杨拥民基于状态空间模型的线性模拟电路的BIST方法[期刊论文]-国防科技大学学报1997(04)相似文献(10条)1.学位论文张永光芯片设计中的可测试性设计技术2005随着集成电路工艺复杂度和设计复杂度的提高,集成电路的测试变得越来越困难,可测试性设计已经成为解决芯片测试问题的主要手段.基于IP(IntellectualProperty)核复用的片上系统(Soc)芯片使得测试问题变得更加突出,也对集成电路可测性设计方法和相关的设计流程提出了新的要求.本文首先简要阐述了集成电路各种常用的测试方法、故障机理和故障模型、与可测性设计相关的标准等内容,然后概述了常用的可测性设计技术,如扫描可测性设计,内建自测试,边界扫描等.接下来结合OR1200芯片的具体电路结构,分析各种可测性设计方法的优缺点,着重研究了实现OR1200芯片可测性设计的方案.此外还采用测试向量生成的方法来检验可测性设计的有效性,结果表明经过可测性设计,采用可测试性设计能很好地达到OR1200芯片测试的要求.CMOS器件进入超深亚微米阶段,集成电路继续向高集成度、高速度、低功耗发展,使得集成电路在测试和可测试性设计上都面临新的挑战.本文分析了测试和可测试性设计面临的困境;然后讨论了系统芯片(SOC)设计中的测试和可测试性设计,并对测试和可测试性设计的未来发展方向进行了展望.针对大规模SOC的测试问题,基于具有不同优先级、资源、芯核约束的SOC测试优化模型引入了SOC测试调度用神经网络,同时利用试探性随机搜索技术对神经网络进行了改进.仿真结果表明,采用经过改进过的神经网络不仅能解决SOC的测试问题,而且能够在一个合理的计算时间内找到最优解,在解决SOC测试调度问题方面具有优异的性能.2.会议论文赵国南模拟集成电路可测试性设计的一个可行方案1999该文所提议的模拟ＩＣ可测试性设计的一个可行方案，是对具体进行可测试性设计的一个模拟ＩＣ首先在软件上试行满足特定条件的分解，即按模拟电路故障诊断中完全符合可测试性原理的一种方法，即元件值辨识求解法求解，可是一般应按在允可的弱讯号单激励条件下分别进行求解，务求邻近激励节点的子电路内电压响应均足够大，并且各子电路均测节点，有利减少今后尚需内置的多路置的多路器（Ｍｕｌｔｉｐｌｅｘｅｒ，ＭＵＸ）而仍能保证其足够的可观测性。这样在硬件上再完成专用激励端口及内置ＭＵＸ后，当可充分应用当今开发中的交流约瑟夫逊电压标准，实现模拟ＩＣ的可测试性设计并可测试得所有元件的真实值。3.学位论文邓璐数字信号处理系统芯片的可测试性设计技术研究2007设计、制备和测试是集成电路产业中不可分割的三个主要环节。随着技术的不断进步和深亚微米工艺的出现，集成电路的特征尺寸不断缩小，规模和工作频率不断提高，设计复杂性也不断增加。这些都对测试提出了更高的要求。为了在测试中提高对芯片内部电路的可控制性和可观测性，需要在电路测试时额外加入一些专门用于测试的电路，以提高电路的可测性。由此产生了集成电路可测试性设计技术(DFT)，近几年来，这一领域的研究越来越受到重视。本文首先对当今集成电路可测试性设计的发展及所面临的问题进行了详细的讨论，然后通过研究故障模型和各种可测试性设计方法，讨论了可测试性设计的原则和标准。通过对TigerXSOC芯片的可测试性设计研究，完成了SOC芯片的可测试性设计流程，并达到可测试性设计的要求。论文中讨论了多种可测试性设计技术，并将这些技术应用于TierXSOC数字信号处理芯片的可测试性设计工作中。本文的一个研究重点是如何利用存储器内建自测试和扫描链技术实现SOC可测试性设计中的测试源和测试收集结构；另一个重点是如何采用边界扫描技术实现系统芯片可测试性中的测试访问机制(TAM)和测试包封结构。本文对纯数字逻辑采用插入扫描链的设计技术，并通过修改电路或插入测试点的方法提高故障覆盖率。本文还研究了数字逻辑和存储器混合的IP核的可测性设计。对存储器测试采用最常用最有效的存储器内建自测试的方法，为了在自动测试向量生成(ATPG)过程中减少由于存储器而产生的阴影逻辑对故障覆盖率的影响，采用了黑盒方法、插入测试逻辑和存储器等效模型的方法并进行比较，最终使故障覆盖率达到97.87％。本文还采用了边界扫描结构实现测试访问机制，并设计了各个IP核的测试调度电路，从而增加对嵌入于系统中的IP核的可控制性和可观测性。最后是对本课题的研究成果进行总结，并对进一步的研究工作进行展望。4.期刊论文于洁.杨海燕.高仲仪.李成友软件的可测试性设计-计算机工程与应用2003,39(3)软件产品开发规模的扩大和数量的增长迫切需要找到一种方法来增加软件测试的有效性.可测试性设计可以增强软件的可测试性,降低测试的强度.该文讨论了软件可测试性的特征和影响软件测试的因素,以及改进软件可测试性设计的几种方法.建议在软件开发的整个周期中融入软件的可测试性的设计.5.学位论文曹家熙超大规模集成电路可测试性设计的应用2007依照摩尔定律，集成电路发展到今天，已经到了SoC(片上系统)和VLSI(超大规模集成电路)的阶段。因此，它的制造是一个相当复杂的过程，需要经过百道工艺步骤。制造中任何问题都可能造成晶体管无法正常工作或者是互连线的断路和短路。所以，芯片的可测试性设计(DFT)就成了一个非常重要的部分。根据现有的数字系统可测试性理论和度量方法，数字系统的可控制性和可观测性是与系统的电路结构和数据传输路径的长度有关，而它的测试复杂度(测试向量长度和宽度、以及所能达到的测试出故障覆盖率)与系统内部存在的环路长度和数量有关。系统内部环路长度越长测试复杂度越高，系统内部环路数量越多测试复杂度和难度也越大。一般的，芯片的设计过程中就需要考虑测试的问题。在电路中进行某些小的改动就能很容易证实它有没有缺陷。实际中，工程师把自己的设计和各种约束以脚本的形式，送入EDA工具，让EDA工具自动产生测试向量覆盖芯片绝大部分的逻辑，使得自动测试机能够检测出哪些芯片是报废的。本文首先简要阐述集成电路可测试性设计的一些基本概念，接着展开介绍各种常用的测试方法、故障机理和故障模型，以及常用的测试技术，例如：扫描链技术，存储器内建自测试技术等。然后简单介绍自动测试向量生成(ATPG)的基本原理。接下来，结合数字电视机顶盒DVB-T芯片，基于SYNOPSYS公司和MENTOR公司的EDA工具：DFTCOMPILER，TETRAMAX和MBISTARCHITECTURE分析各种测试方案的可行性，利用扫描链技术和存储器内建自测试技术完成此款芯片的可测试性设计，最终达到95％的测试覆盖率(96条测试向量)，很好的实现了预定的测试目标，并最终完成流片。6.期刊论文骆健.林弥.徐丽燕.王林.陈偕雄.金心宇RTD电路的可测试性设计-浙江大学学报（工学版）2004,38(11)针对共振隧穿二极管(RTD)电路由于具有超高集成度特点所带来的电路测试困难,在故障分析与故障模型的基础上提出了RTD电路的可测试性设计方案.该方案基于RTD电路开关级模型,针对电路基本的开路、短路故障合理增加控制端,利用控制端信号设计测试向量,使电路达到完全可测的目的.本方案可测试性程度较高,硬件花费较小,仅需附加一个金属氧化物半导体管(MOS)与两个控制端便可有效地测试出RTD电路的开路故障与短路故障,提高了电路的可控制性和可观察性,经PSPICE9.0软件验证达到了可测试性设计的目的.7.学位论文龚佑贵高速数字电路硅验证技术研究与实现2009伴随集成电路工艺尺寸的不断缩小，各种微观效应的影响也愈加明显，流片后电路的性能与流片前的分析结果有很大差异。为了规避风险，必须提前对设计中的关键电路或模块进行硅验证来测试电路在流片后的功能和性能是否满足系统规范的所有需求。特别是对于芯片中IP核的设计和生产，硅验证是不可或缺的中间一环。只有通过硅验证的IP核，才能有效保证其正确性。本文针对高速数字电路硅验证的难点，提出了一套数字电路硅验证方案，并搭建了硅验证平台。本方案采用扫描寄存器链将待测电路通常的并行输入测试激励、并行输出响应结果的测试模式转变为串行输入、输出的测试模式，在不损失待测电路可控制性与可观察性的前提下，大大减少了芯片引脚数目与面积。通过将输入测试激励、输出响应结果与测试过程分离的方式，在不使用高速I/Obuffer的前提下实现了全速功能测试。方案中的可测试性设计相关电路均采用半定制方式设计实现，从而具有很好的可移植性，仅需要修改相关代码就可以适用于多种数字电路模块的硅验证。论文针对一款全定制设计的CAM，采用所提出的方案设计实现了CAM的硅验证流片版图。搭建相应测试平台，可对CAM实施高故障覆盖率的CDA算法全速测试，能够检测与定位CAM中的固定故障、转换故障、数据保持故障、耦合故障、地址解码故障、固定开路故障、固定短路故障等。实现结果表明，本文设计的CAM硅验证平台在微小的测试电路硬件开销下大量减少了芯片的引脚数目，从而使投片测试成本得到很大改善。8.期刊论文谢明恩.于盛林.XieMing'en.YuShenglin组合电路可测试性技术的研究-电子测量技术2007,30(6)随着集成电路设计规模的不断增大,在芯片中特别是系统芯片SOC(systemonachip)中组合电路的可测试性设计方法变得越来越重要.本文采用内建自测试技术对组合电路进行可测试性设计.文中详细分析了组合电路内建自测试的实现原理,通过将测试生成及响应分析逻辑置入电路内部,提高了电路的可控制性和可观察性,从而可使该电路的测试和诊断快速而有效.最后对8位行波进位加法器的内建自测试设计过程进行了详细分析,并通过MAX+plusⅡ进行了实现.9.学位论文王志杰一种基于IEEE1149.1协议的DSP处理器片内调试系统设计2009随着集成电路设计和制造工艺的发展提高，数字信号处理器(DigitalSignalProcessor)的性能越来越高，芯片的集成复杂度也越来越高。为了保证芯片的良品率，增加内部信号的可观察性和可控制性，如何提高芯片的可测试性已经成为研究的难点问题。同时，由于DSP的应用范围不断扩展，后期的软件应用开发的难度也随之增加，因此在DSP的设计过程中引入可调试性设计方法，可以为DSP复杂应用开发提供有效的支持。为了解决芯片的测试以及后期软件开发的调试问题，本文在深入研究