杭电计组实验2-超前进位加法器设计实验

实验报告2018年5月5日成绩：姓名阳光男学号16041321班级16052317专业计算机科学与技术课程名称《计算机组成原理与系统结构试验》任课老师张翔老师指导老师张翔老师机位号默认实验序号2实验名称《实验二超前进位加法器设计实验》实验时间2018/5/5实验地点1教211实验设备号个人电脑+nexy3开发板一、实验程序源代码1.一位全加器模块代码：moduleFirst_M(A,B,Ci,F,Co);inputA,B,Ci;outputF,Co;wireA,B,Ci,F,Co;wireS1,S2,S3;xorXU1(F,A,B,Ci),XU2(S1,A,B);andAU1(S2,A,B),AU2(S3,S1,Ci);orOU1(Co,S2,S3);endmodule2.超前进位电路模块代码：modulechaoqian(C,G,P,Ci);output[4:1]C;input[3:0]G,P;inputCi;wire[4:1]C;wire[3:0]G,P;assignC[1]=G[0]|(P[0]&Ci);assignC[2]=G[1]|(P[1]&G[0])|(P[1]&P[0]&Ci);assignC[3]=G[2]|(P[2]&G[1])|(P[2]&P[1]&G[0])|(P[2]&P[1]&P[0]&Ci);assignC[4]=G[3]|(P[3]&G[2])|(P[3]&P[2]&G[1])|(P[3]&P[2]&P[1]&G[0])|(P[3]&P[2]&P[1]&P[0]&Ci);endmodule3.超前进位加法器(顶层电路模块)代码：moduletop(A,B,Ci,F,Co);input[3:0]A,B;inputCi;output[3:0]F;output[4:1]Co;wire[3:0]A,B,F,G,P;wireCi;wire[4:1]Co;andAU0(G[0],A[0],B[0]),AU1(G[1],A[1],B[1]),AU2(G[2],A[2],B[2]),AU3(G[3],A[3],B[3]);orOU0(P[0],A[0],B[0]),OU1(P[1],A[1],B[1]),OU2(P[2],A[2],B[2]),OU3(P[3],A[3],B[3]);chaoqianM(Co,G,P,Ci);First_MFA0(A[0],B[0],Ci,F[0]),FA1(A[1],B[1],Co[1],F[1]),FA2(A[2],B[2],Co[2],F[2]),FA3(A[3],B[3],Co[3],F[3]);endmodule4.测试代码：moduletop_test;//Inputsreg[3:0]A;reg[3:0]B;regCi;//Outputswire[3:0]F;wire[4:1]Co;//InstantiatetheUnitUnderTest(UUT)topuut(.A(A),.B(B),.Ci(Ci),.F(F),.Co(Co));initialbegin//InitializeInputsA=0;B=0;Ci=0;//Wait100nsforglobalresettofinish#100;//AddstimulushereA=1100;B=1011;Ci=0;#100;A=1011;B=0010;Ci=1;#100;A=1011;B=1101;Ci=0;#100;A=1010;B=0010;Ci=1;#100;A=0111;B=1000;Ci=0;#100;A=0011;B=0100;Ci=1;#100;A=1001;B=0001;Ci=0;#100;endendmodule二、仿真波形三、电路图顶层电路模块顶层电路内部结构：四、引脚配置（约束文件）NETA[3]LOC=T10;NETA[2]LOC=T9;NETA[1]LOC=V9;NETA[0]LOC=M8;NETB[3]LOC=N8;NETB[2]LOC=U8;NETB[1]LOC=V8;NETB[0]LOC=T5;NETCiLOC=C4;NETF[3]LOC=U16;NETF[0]LOC=V15;NETCo[4]LOC=T11;NETF[1]LOC=U15;NETF[2]LOC=V16;五、思考与探索（3）将原有的4位超前进位的二进制加法器通过两次级联拼成1个16位的二级逻辑的超前进位加法器即可。