四大FPGA供应商专家谈FPGA设计诀窍

电电电电子子子子圣圣圣圣土土土土ofAdamiteAnalogandDigital：人生没有逃避，只有穿过。博客园社区首页新随笔联系管理订阅随笔-134文章-0评论-86四大FPGA供应商专家谈FPGA设计诀窍：Actel、Altera、LatticeSemiconductor和Xilinx是目前业界最主要的四大FPGA供应商，为了帮助中国的应用开发工程师更深入地了解FPGA的具体设计诀窍，我们特别邀请到了Altera系统应用工程部总监GregSteinke、Xilinx综合方法经理FredericRivoallon、Xilinx高级技术市场工程师PhilippeGarrault、Xilinx产品应用工程部高级经理ChrisStinson、XilinxIP解决方案工程部总监MikeFrasier、LatticeSemiconductor应用工程部总监BertrandLeigh和软件产品规划经理MikeKendrick、Actel公司硅产品市场总监MartinMason和应用高级经理JonathanAlexander为大家传经授道。他们将就一系列大家非常关心的关键设计问题发表他们的独到见解，包括：什么是目前FPGA应用工程师面对的最主要设计问题？如何解决？当开始一个新的FPGA设计时，你们会推荐客户采用什么样的流程？对于I/O信号分布的处理，你们有什么建议可以提供给客户？如果你的客户准备移植到另外一个FPGA、ASIC和结构化ASIC之间进行抉择？结构化ASIC或ASIC，你会建议你的客户如何做？问问问问：：：：目前FPGA应用工程师面对的最主要设计问题是什么？如何解决？Actel：当用户通过TAP接口进行JTAG测试或者编程时我们发现了许多问题。与目前最先进应用的逻辑复杂度和速度相比，TAP接口和指令集是非常简单和慢速的。这导致用户想当然地认为TAP接口处的信号完整性没有问题，甚至设计中其他位置的其他信号也适当地进行了端接。虽然数据和时钟速率很慢，但是其边沿速率和其他任何信号一样快，因此必须进行适当的端接匹配。此外，我们发现很多用户在规划减小SSO/SSN问题。Altera：：：：功耗、性能优化、调试、接口复杂性、信号完整性和系统复杂度是FPGA开发工程师目前面临的最主要设计问题。1.功耗：QuartusII软件的PowerPlay功率分析和优化技术与StratixIII可编程功率技术可以帮助用户在设计过程中显著减小功耗。2.性能优化：关注点集中在如何实现FMAX，以及系统级性能(如通过PCIExpress接口实现足够的吞吐量)。QuartusII软件提供精确时序预报的TimeQuest时序分析器允许用户定制系统需求的时序约束。3.调试：传统上，工程师会使用一台逻辑分析仪分析待测器件的引脚。不过，由于今天FPGA的高容量，很多元件可以集成到一个器件中，但逻辑分析仪不能检测到设计内部的信号。SignalTapII逻辑分析仪是一个系统级调试工具，它可在一个系统级可编程芯片(SoPC)上捕获和显示实时的信号行为，从而为设计师提供了观察系统设计中硬件和软件之间交互的功能。4.接口复杂性：为了实现更高的性能，系统使用的接口正变得更加复杂(如DDRIISDRAM接口比以前的SRAM接口要复杂)。Altera提供多种IP核，它们可帮助设计师很轻松实现所需的接口。5.信号完整性：Altera提供了多种模型(包括HSPICE和IBIS)以及内置片内端接，这些有助于确保信号正确地从A传输到B。6.系统复杂度：设计者今天面临的挑战是，尽管开发的系统复杂度越来越大，但分配的开发时间不会比先前开发较低复杂度项目的少。Altera提供简化系统通用部分设计开发的IP核、系统验证和板级布局工具，从而允许用户集中全力开发差异化性能。Lattice：：：：1.满足硬件时序要求。对规格的高级别评估，并判断它是否能满足系统的要求。例如，如果系统要求是1.2GbpsI/O，但是FPGAI/O只能支持到800Mbps，那么这种FPGA将不能满足系统速度的要求。2.FPGA设计时序收敛。进行足够的静态时序分析和时序仿真以确保HDL设计满足硬件的时序要求。拥有已经过实践验证的硬件模块，例如DDR存储器I/O接口和串行/解串器(SERDES)/PCS模块，将有助于FPGA设计师更轻松地满足时序要求和减轻对软件工具的依赖。我们低成本的LatticeECP2/MFPGA系列和高端的LatticeSCFPGA系列可以提供这些硬件模块。3.SERDES在系统中的实现：虽然概念上比较简单，但是硬件实现要求很多细节正确无误，如信号端接、参考时钟的生成、锁相环(PLL)的使用、背板信号完整性和位错误率的评估。Lattice提供预定义的针对不同SERDES应用的SERDES示范平台，如PCIExpress和通用8/10位SERDES完整收发硬件演示平台。4.功率管理：对所有FPGA电源规划功率预算。通常，2到3个FPGA电源(VCC、VCCAUX和VCCIO)是关键的。需要对器件初始上电和运行期间的不同温度进行精确估计。5.配置需求：这个关键步骤保证上电后FPGA将从外部引导闪存进行正确配置。问问问问：：：：当用户开始一个新的FPGA设计时，你们会推荐用户采用什么样的设计流程？（（（（转转转转））））四大四大四大四大FPGA供供供供应应应应商商商商专专专专家家家家谈谈谈谈FPGA设计诀窍设计诀窍设计诀窍设计诀窍与与与与我我我我联联联联系系系系发短消息搜索搜索搜索搜索常用常用常用常用链链链链接接接接我的随笔我的空间我的短信我的评论更多链接留言簿留言簿留言簿留言簿给我留言查看留言我管理的小我管理的小我管理的小我管理的小组组组组疯狂的FPGA我我我我参参参参加的小加的小加的小加的小组组组组每日一句英语创业交流机器人的世界WindowsEmbedded随随随随笔笔笔笔分分分分类类类类Altera_QuartusII(9)(rss)AVR(rss)Cadence(11)(rss)C语言总结(12)(rss)FPGA面试题集锦(5)(rss)MatLab(1)(rss)ModelSim(6)(rss)Problems_On_FPGA(2)(rss)SOPC(1)(rss)verilog学习笔记(29)(rss)VHDL学习心得(21)(rss)VisualStudio(11)(rss)Xilinx_ISE(4)(rss)恶搞一把(2)(rss)航空航天(5)(rss)模拟随笔(26)(rss)生活随笔(13)(rss)数字随笔(37)(rss)万象中国(1)(rss)2008年12月日日日日一一一一二二二二三三三三四四四四五五五五六六六六301234567891011121314151617181920212223242526272829303112345678910找找看Page1of6（转）四大FPGA供应商专家谈FPGA设计诀窍-电子圣土ofAdamite-博客园2009-8-27刷新评论列表刷新页面返回页首发表评论昵称：[登录][注册]主页：邮箱：(仅博主可见)评论内容：Actel：：：：逻辑设计传统上是利用硬件描述语言(如HDL)或图形化的原理图来实现的。对逻辑设计的描述越抽象，就需要更智能化的工具来自动进行推断、编译和实现这个设计。通过融合内部开发工具和业内领先的OEM和第三方工具，Actel支持所有这些不同的设计风格和工具流程。另一个设计考虑是应该从头开始创建你的设计，还是利用现有的私有或者商业化IP。高质量IP内核可使得产品能够更快地推向市场。Actel在开发和支持内部开发的及第三方IP内核方面进行了很大的投资，我们的LiberoIDE(集成设计环境)具有很多可帮助设计师高效查找和使用IP的功能。Actel也开发了已经过实践验证的系统级参考设计、HDL代码、软件驱动器、应用程序、有时甚至还包括PCB设计文件，以为设计师开展其定制工作提供一个起点。Xilinx：：：：客户可以使用第三方工具，如用XST、Precision或Synplify进行综合，然后使用XilinxISE9.1i进行布局和布线。对于仿真，客户可以使用ModelSim、NCSim或VCS。他们始终应该输入用于综合的时序约束。问问问问：：：：关于I/O信号分配的处理，你们有什么建议可以提供给客户？应采用什么样的顺序对各种信号类型进行分配？(即从VREF开始，然后高速I/O等)Actel：：：：为了回答这个问题，让我们假设用户正在使用Actel基于闪存的ProASIC3EFPGA。它含有8个专用I/O块，每个块能够被分成5个微型块。这些专用I/O块共享电源电压(输入VMV、输出VCCI、GNDQ)。微型块是在一个专用I/O块内使用一个共同电压参考VREF的I/O用户定义组。只用共享电源电压和电压参考的I/O可以置于同一个专用块内。首先，安排专用I/O块。Actel的I/OBankAssigner工具将为该设计自动配置I/O块。如果用户想定制该I/O块的配置，他可以很容易地利用PinEditorGUI或PDC约束脚本完成这一配置。在安排I/O块时，牢记SSO问题是很重要的。切换总线应该尽可能多地分布在整个裸片上，并且远离PLL的电源管脚及异步输入/输出管脚。在安排好I/O块之后，用户可以开始分配I/O信号。利用GUI拖拉I/O并将它放置到合适的块，或者在PDC约束文件中进行分配。差分I/O需要相邻的N/P对，因此建议先分配差分I/O。然后，分配电压参考I/O和相关的VREF管脚，它们可以从任何绑定的I/O中进行配置。最后，对所有其它单端I/O进行分配。Altera：：：：虽然灵活的管脚分配对FPGA很重要，但某种程度的专用化也可通过减少管脚电容改善信号的完整性和系统的性能。例如，用于高速收发(如PCIExpress)的管脚不能用作通用I/O。Altera不要求按照某一顺序对管脚进行分配，但管脚分配要求匹配管脚的功能。客户可以在开始设计前使用QuartusII软件进行一次管脚检查，从而允许同时进行板和芯片的设计。网络安全技巧(2)(rss)相相相相册册册册安达米特最新最新最新最新评论评论评论评论1.Re:verilog的PWM设计精华解析谢谢博主，要是有testbeach就更好了(ABAO)2.re:（转）使用Modelsim来SimulateAlteraipcore很有同感，楼主加油(茶本)3.re:（原创）PCI总线特性及信号说明PCI卡设计心得三－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－下面是我的inf文件：[Version]Signature=$CHICAGO$...(安达米特)4.re:（原创）PCI总线特性及信号说明PCI卡设计心得二－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－BASE2~5四个空间提供了访问本地端所接的4个芯片（当然可以少于4个），它们将本地端的芯片通过本地...(安达米特)5.re:（原创）PCI总线特性及信号说明PCI卡设计心得一－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－由于我的pci卡是要在windows98操作系统下应用的，所以必须编写pci卡的驱动程序，支持wind...(安达米特)阅读阅读阅读阅读排行榜排行榜排行榜排行榜1.（原创）反ARP攻击的绝招，让你在ARP的炮雨攻击下永不掉线(3698)2.什么是TTL电平和CMOS电平，以及它们的区别(2008)3.（转）sscanf()-从一个字符串中读进与指定格式相符的数据(1738)4.（转）VC单选按钮控件(RadioButton)用法(1234)5.硬件工程师面试试题(1187)评论评论评论评论排行榜排行榜排行榜排行榜1.（原创）我来北京的第一年（生活版）(18)2.（原创）我来北京的第一年（工作版）(14)3.（原创）昨夜心伤(