DDR存储控制器的设计与应用

DDR存储控制器的设计与应用作者：陈昊学位授予单位：国防科学技术大学相似文献(10条)1.期刊论文张崴.李永进一种DDR存储控制器的捕获技术-甘肃科技2006,22(5)数据捕获是存储控制器设计中的一个关键性技术.DDR存储器的性能越高,意味着它的工作频率也就越快,这样就导致有效数据窗口变得越来越小.如何在这样小的数据窗口内捕获到数据,是存储控制器设计中的困难所在.在本文中,主要讨论了一种DDR存储控制器的数据捕获技术,核心是将DDR接口如何有效捕获数据并将数据快速传向控制器的核心逻辑,并和其他几种常用的数据捕获技术进行了比较.每种数据捕获技术都有自己的优点和缺点,采用何种数据捕获技术应该根据不同的系统要求和硬件资源来选择最佳的方案.2.期刊论文陈松柏.CHENSongBai一种基于DDR高速图像缓存的实现-电子技术应用2008,34(12)提出了基于DDR存储器的高速FIFO图像缓存方案,降低了用户接口的设计难度,实现了高速缓存的容量扩展,并成功应用于工程项目.本文设计中使用16bit数据位宽的DDR器件,创新地实现了行猝发的操作模式,极大地提高了数据吞吐量.在工作时钟为100MHz的条件下实现了平均缓存速度高达360MB/s,接近理论峰值数据吞吐量400MB/s.3.期刊论文张科.郝智泉.王贞松.ZHANGKe.HAOZhi-quan.WANGZhen-song一种基于新体系结构的空间固态记录器原型系统-电子学报2008,36(2)为适应未来对地观测卫星系统对数据吞吐速率和通信带宽的增长需求,本文提出并实现了一种基于新体系结构的,由若干存储模块依靠高速串行互连构成的空间固态记录器原型系统.存储模块采用DDRSDRAM提高吞吐率,配置高速串行接口完成模块间互连,利用单数据总线、双地址总线的存储拓扑结构增加模块内部存储容量,并使用可编程逻辑器件FPGA管理和控制存储资源.同时,应用多层次通信接口协议保证通信链路质量.单模块存储容量可达8GB,访存带宽可达3.2GBp8,物理通信带宽高达25Gbps.模块间的高速串行链路误码率可低于10-11.4.学位论文朱嘉基于AMBA总线结构的高性能存储接口的研究与设计2007在SOC(SystemonChip)设计中，由于必须比普通设计使用容量更小的cache高速缓存和更为简化的存储体系层次，DRAM的访问速度将成为整个SOC系统中不可避免的瓶颈。此外，在诸如流媒体处理器之类的SOC设计中，所处理数据的特性可能导致cache命中率极其低下，这也将使得DRAM访问速度对系统性能的影响更甚。而在DRAM物理参数已固定的情况下，存储接口的设计对DRAM的性能将起到决定性的作用，从而也就影响了系统的性能。本文首先回顾了近年来SOC设计中通常采用的体系结构以及片上总线的发展趋势，同时介绍了半导体存储器的技术方向和主流产品，以此来阐明主存储器访问速度在SOC设计中的重要地位。然后根据片上总线的具体协议来分析总线传输特性对DRAM访问速度可能带来的影响，并结合DRAM存储器的访存特性来总结存储控制器所能利用的优化技术。在以上研究和分析的基础上，完成存储控制器的设计与验证。由于AMBA总线在当今SOC设计中的应用最为广泛，同时DDRSDRAM目前已成为市场主流，所以拟完成的存储控制器是基于AMBA总线并针对DDR类型的DRAM的。5.期刊论文刘景宁.李开君.冯丹.童薇.LIUJing-ning.LIKai-jun.FENGDan.TONGWei基于NiosⅡ的DDRSDRAM控制器的相关技术研究与实现-计算机应用研究2007,24(12)在介绍DDRSDRAM工作原理的基础上,提出了一种DDRSDRAM控制器的实现方法.先说明采用SOPC的技术控制DDR工作的方式,并主要解决DDR存储控制器的高频稳定工作的关键问题,再通过软件仿真和硬件下载测试的方式进行验证.6.期刊论文陈昊.孙志刚.卢泽新.CHENHao.SUNZhigang.LUZexinDDRSDRAM控制器的设计与实现-微计算机应用2007,28(2)DDRSDRAM存储器已经得到广泛的应用.本文详细分析了DDRSDRAM控制器的结构和关键技术,并介绍了基于AlteraFPGA的DDRSDRAM控制器实现.我们在深入分析DDR存储控制器工作原理及其内部结构后,直接使用Altera公司提供的IP核,在QuartusⅡ5.0开发环境中调用MegaCore(Altera公司的IPcore),根据具体应用需求进行了DDRSDRAM控制器的设计并加以实现.7.学位论文胡小军视频解码芯片中的DDRSDRAM控制器的实现2007本文对视频解码芯片中的DDRSDRAM控制器的实现进行了研究。主要内容如下：1．视频解码芯片存储控制策略研究：针对于视频解码芯片中的特点，根据已有的内存控制策略，提出了一种视频解码芯片中的内存控制策略。2．视频解码芯片中的DDRSDRAM控制器的硬件实现：设计了一款视频解码芯片中的DDRSDRAM控制器，包含接口模块，memorymanager模块，arbiter模块，controllercore模块，PHY模块，并在仲裁器模块引入了带宽控制，在控制器模块，进行了命令的预取，进行了命令重排和引入了提前激活和预充bank的做法，使得控制器的性能能够满足高带宽产品的需求。3．业务带宽分析和仿真验证与综合：对整个芯片进行了典型数据流分析，介绍了整个芯片带宽分布情况，然后进行了通用控制器及优化设计后带宽对比分析，最后进行了仿真与综合。8.期刊论文赵欣博.陈星.ZhaoXinbo.ChenXingDDRSDRAM与FPGA的高速接口设计-电子测量技术2008,31(11)双倍数据率同步动态随机存储器(DDRSDRAM)以其大容量、高速率和良好的兼容性在许多领域得到了相当广泛的应用.本文对DDRSDRAM的工作原理、控制器的结构、接口和时序进行了介绍和分析.利用IP核设计了存储控制器,实现了DDRSDRAM与FPGA的高速接口.通过软件仿真和硬件实验测试,证明了本设计的正确性和可行性.9.期刊论文张磊.吴晖WISHBONE总线协议下DDR存储控制器设计-微电子学与计算机2004,21(9)DDR-SDRAM是当今一种流行的高速存储器.通过和普通SDRAM存储器对比,阐述了WISHBONE总线协议下DDR存储器控制器的设计方法和注意事项,并提出一种提高DDR工作效率的预测机制.10.学位论文田书林基于数字采样的高速波形产生与获取技术研究2009随着电子技术，尤其是军事电子技术革新带来的新体制武器装备的发展与应用，电子信号频率上限、信号带宽和调制带宽不断拓展，调制种类不断增加，波形任意化程度加剧，频率分辨力和捷变速度大幅提高。这一信号日益复杂化的趋势，对作为电子测试领域两大根本-信号产生与获取技术，提出了新的挑战。以高速数字采样为核心的时域测试正在成为现代电子测试技术的主流方向，波形产生与获取技术也不例外。但是，由于受原理、器件等因素限制，基于采样的波形产生与获取技术面临着如何不断提高采样率和采样精度，如何尽可能提高波形质量(无失真地产生和获取信号)，如何进行高速波形大容量存储等诸多难题。本文结合攻读博士学位期间承担的多项军用电子仪器研究任务，着眼于高速任意波形发生器、宽带高精度数字化仪、宽带数字存储示波器等高性能测试仪器的技术实现，主要就如下问题展开了深入的研究：1．高速任意波形合成。分析了两种DDS波形合成方法，提出基于分相存储和并串转换解决存储器速度限制、基于多路DAC和伪插值解决DAC速度限制的高速波形合成方法。从频域推导了伪插值合成波形结果，讨论了其主要误差来源及补偿方法。两种方法都在500MSPS任意波形发生器中得到了实际应用或验证。在此基础上，综合两种方法，设计了1.25GSPS任意波形的合成方案。2．任意波形调制。提出了一种基于双DDS的任意波数字调制方法，研究了数字调幅和调频原理、技术方案，以及各种调制参数的控制方法。该方法可实现任意波、任意形式的幅度和频率调制，调制精度高、控制灵活。此外，充分利用了DDS的硬件资源，通过控制DDS相位累加器，实现了FSK、PSK和Burst等调制信号的产生。3．波形幅频特性校正。在分析DDS波形合成误差的基础上，针对DAC固有的Sinc输出特性，研究了幅频特性校正滤波器的设计，讨论了模拟校正和数字校正两种方法，为100MSPS任意波形发生器中设计了一种LC校正滤波器，校正后的幅频特性曲线证明了其有效性；同时，设计了FIR数字校正滤波器的结构，确定了滤波器抽头系数，仿真结果表明补偿特性十分理想。4．波形序列合成技术。分析了波形序列合成技术的作用与原理，给出了其设计与实现方法，通过在500MSPS任意波形发生器应用所产生的波形证明了其有效性。5．并行交替采样及非均匀校准。分析了非均匀误差的产生和影响，提出了一种基于自适应控制的非均匀估计与综合校准方法。通过构造误差函数直接控制校正模块，采用自适应策略改变校正参数，实现失配误差的快速、准确估计；利用分数延时滤波器实现时基误差的校正，降低了硬件设计难度和系统成本，校正性能大大提高；误差估计与校正过程同时进行，不仅具有较高的实时性，同时也解决了因老化或环境因素导致失配误差变化时校准系统的有效性问题。6．多路高速采集精密同步。分析了多路采集系统的体系结构，实现精密同步的关键环节；提出利用相位校准原理，通过自定义互连接口“ESBus”传送参考时钟和相位控制信号，从硬件上实现设备间采样时钟的精密同步；同时，提出了一种结合外部控制的主动同步调整方案，在自动同步效果不理想时，通过设置补偿相位差，达到精密同步的目标。该方法实现100ps左右的同步精度，在高速采集系统产品中达到目前国际最高水平。7．高速大容量波形存储问题。研究了一种基于DDR技术、支持多种触发记录模式的高速采样存储控制器的设计方法，实现总突发存储率1.6Gpts/S，支持最高采样速率1.5GSPS，记录深度每通道64M以上；具有连续多段触发等多种触发记录模式；采用了面向命令的模块化设计，增强其通用性。本文链接：授权使用：广东工业大学图书馆(gdgydxtsg)，授权号：c86e9723-1918-464f-b005-9dcf0139cc6d下载时间：2010年8月11日