TimeQuest使用教程(中文版)

©2008CytechTechnologyLtd.,CoTimeQuest使用教程VincentSongQ22008骏龙科技（西安办事处）©2008CytechTechnologyLtd.,Co2TimeQuest使用教程简介使用步骤时序分析中的要点设计实例常见时序优化方法©2008CytechTechnologyLtd.,CoTimeQuest使用教程简介©2008CytechTechnologyLtd.,Co4TimeQuest时序分析器简介随着FPGA密度和速率的提高，传统FPGA时序分析工具很难满足复杂程度不同的设计需求。新的TimeQuest时序分析器可以达到基本和高级时序分析要求，提供完整的GUI环境，建立约束和时序报告，并提供ASIC功能特性，自然地支持业界标准的Synopsys设计约束(SDC)格式，以及全脚本功能。与标准时序分析器(TAN)相比，TimeQuest(STA)都有明显的优势：基本时序分析要求----TimeQuest提供使用方便的GUI，建立约束，查看时序报告。使TimeQuest可以提供和TAN相同的流程，不必再学习SDC或其他的约束格式。中间时序分析要求----TimeQuest能够自然地支持SDC格式。TimeQuest简化了SDC学习过程，提供按需的交互式报告功能。高级时序要求----TimeQuest提供全脚本功能，建立约束，生成报告，管理时序分析流程。TimeQuest支持高级报告，并且能够建立定制报告。©2008CytechTechnologyLtd.,Co5TimeQuest软件及器件支持QuartusII从6.0版本开始支持TimeQuest时序分析器TimeQuest支持MAXII、Cyclone系列、Stratix系列和HardCopyII器件在QII中选择以上器件时，可以选择使用TAN或STA分析ArriaIIGX、StratixIV(GX/E)器件仅支持STA分析Altera建议在90nm、65nm和40nm工艺节点上所有新设计都使用TimeQuestSDC是约束高速源同步接口(例如DDR和DDR2)和时钟复用设计结构的理想格式，对信号间复杂时序关系可以进行更高效的理解和精细的控制Settings-TimingAnalysisSettings下选择TAN或STA分析©2008CytechTechnologyLtd.,Co6进入TimeQuestTools-TimeQuestTimingAnalyzer，或点击按钮©2008CytechTechnologyLtd.,Co7TimeQuest界面报告窗任务窗控制窗查看窗工具栏©2008CytechTechnologyLtd.,Co8任务窗提供对常用操作的快速访问命令执行生成报告按照默认设置执行大部分命令双击可执行任意命令©2008CytechTechnologyLtd.,Co9报告窗显示目前可以看到的报告列表报告由任务窗产生使用报告命令生成报告，如在控制窗以tcl命令的方式输入点击对应的报告，在察看窗中了解详细信息©2008CytechTechnologyLtd.,Co10查看窗主观察区显示报告表内容和图形结果时序报告栏时序柱状图路径Slack报告©2008CytechTechnologyLtd.,Co11控制窗直接输入并执行SDC&Tcl命令显示GUI执行的等价命令显示TimeQuest输出消息历史标签记录所有已经执行的SDC&Tcl命令©2008CytechTechnologyLtd.,Co12SDCFileEditor=QuartusIITextEditor在QuartusII或者TimeQuest中都可以利用SDC编辑器创建或者编辑SDCSDC编辑器特性使用GUI对话框进行SDC约束输入语法着色工具提示语法帮助TimeQuestFile菜单New/OpenSDCFileQuartusIIFile菜单NewOtherFilestab将光标放到命令上可以看到工具提示GUI对话框进行SDC输入Edit-InsertConstraint©2008CytechTechnologyLtd.,Co13TimeQuest网表基本单元TimeQuest需要读入布局布线后的网表才能进行时序分析，读入的网表是由一系列的基本单元构成的，包括cell,port,pin等TimeQuest分析器支持收集(Collections)API接口，可以直接访问设计中的网表基本单元。通过使用收集命令来指定有效的时序约束。©2008CytechTechnologyLtd.,Co14TimeQuest网表基本单元Cells:Altera器件中的基本结构单元，LE可以看作是CellPins:Cell的I/O端口，可以认为是LE的I/O端口这里的Pins不包括器件的I/O引脚Nets:同一个Cell中，从输入Pin到输出Pin经过的逻辑网表中连接两个相邻Cell的连线不被看作Net，被看作同一个点，等价于Cell的Pin连接两个相邻Cell的连线还是具有其物理意义的，等价于Altera器件中的一段布线逻辑，会引入一定的延迟Ports:顶层逻辑的I/O端口，对应已经分配的器件引脚Clocks:约束文件中指定的时钟类型的Pin，不仅指时钟输入引脚Keepers:泛指Port和寄存器类型的CellNodes:范围更大的一个概念，可能是上述几种类型的组合，还可能是不能穷尽的上述几种类型©2008CytechTechnologyLtd.,CoTimeQuest使用教程使用步骤©2008CytechTechnologyLtd.,Co16使用TimeQuest的步骤1.生成时序网表2.读取SDC文件(可选)3.约束设计(可选)4.更新时序网表5.生成时序报告6.保存时序约束(可选)是否使用全部6个步骤取决于你所处的设计流程以及你打算如何使用工具第2步与第3步二者必须选择一个©2008CytechTechnologyLtd.,Co171)生成时序网表–CreateTimingNetlist•根据编译结果(post-maporpost-fit)生成时序网表•三种方式来执行1)create_timing_netlist的tcl命令2)Netlist菜单下CreateTimingNetlistTcl等价命令3)任务窗双击第三种方式执行的是默认设置(Post-fit,Slow-corner)©2008CytechTechnologyLtd.,Co18TimingModels默认情况下，QuartusII提供两种PVT条件下的时序模型SlowCornerModel任何单条路径可能出现的性能最慢情况85ºC结温和VCCMIN条件下的时序FastCornerModel任何单条路径可能出现的性能最快情况0ºC结温和VCCMAX条件下的时序Whytwocornertimingmodels?要保证setup时序满足slowmodel要保证hold时序满足fastmodel源同步接口设计中的要点第三种模式(slow,0ºC)目前只有StratixIII和CycloneIII支持©2008CytechTechnologyLtd.,Co192)读取SDC文件(可选)–ReadSDCFile从SDC文件读取约束如果没有SDC文件，可以跳过执行read_sdc的tcl命令read_sdc[filename]读取SDC文件(任务窗或者Constraints菜单下“ReadSDCFile”命令)文件优先级(如果没有指定文件名)专门加到QII工程中的文件(Settings中设置)current_revsion.sdc(如果存在)©2008CytechTechnologyLtd.,Co203)约束设计(可选)–Constraindesign直接加入新的约束并没有实际加入到SDC文件中可以使用GUI(Constraints菜单)或者控制窗输入tcl命令如果所有约束都在SDC文件中，则不需要再添加约束实例create_clockderive_pll_clocksset_input_delayset_output_delay©2008CytechTechnologyLtd.,Co21约束用户必须输入约束以全面分析设计TimeQuest只分析约束过的设计推荐:约束所有路径(clocks&I/O)这比听起来要容易，可以读取SDC文件（第2步），在TimeQuest（第3步）中输入约束，或者都做©2008CytechTechnologyLtd.,Co224)更新时序网表–UpdateTimingNetlist在当前的时序网表中应用SDC约束会产生警告未定义的时钟部分定义的I/O延迟组合循环加入任何新的约束后，需要更新时序网表执行Update_timing_netlist的tcl命令UpdateTimingNetlist(任务窗或者Netlist菜单下)©2008CytechTechnologyLtd.,Co235)生成时序报告验证时序要求，找到违规(Violated)检查全约束的设计，或者忽略时序约束使用控制窗输入tcl命令、任务窗双击所需报告或者Reports菜单下©2008CytechTechnologyLtd.,Co24生成时序报告(续)任务窗中选择“ReportSetupSummary”生成Setup报告发现有一条路径不满足约束(TNS=TotalNegativeSlack)右键点击“ReportTiming”生成相关路径的详细报告，直接点击“ReportTiming”按钮，默认报告10条路径的信息查看窗中显示10条路径的报告，分别点击各路径观察详细信息©2008CytechTechnologyLtd.,Co25“过时的”报告–“OutofDate”Reports再加入新的约束，会导致当前报告“过时”，背景以黄色高亮显示更新时序网表，重新生成报告再次点击，即可重新生成报告©2008CytechTechnologyLtd.,Co266)保存时序约束(可选)–WriteSDCFilewrite_sdc命令将当前网表的所有约束保存到SDC文件中如果已有SDC文件，可跳过此步骤。但如果再添加新约束，则需要使用此命令注意只有申请时，TimeQuest才生成SDC文件运行report_sdc命令或执行Reports菜单下“ReportSDC”命令，可以看到写入SDC文件的具体内容©2008CytechTechnologyLtd.,CoTimeQuest使用教程时序分析中的要点©2008CytechTechnologyLtd.,Co28时序分析中的要点启动沿（Launch）和锁存沿（Latch）到达时间和要求时间建立和保持分析时序余量（Slack）©2008CytechTechnologyLtd.,Co29启动沿（Launch）和锁存沿（Latch）CLKREG1DQSETCLRREG2DQSETCLRComb.LogicCLK启动沿锁存沿DataValidDATA启动沿（Launch）:寄存器至寄存器通路上，激活源寄存器的时钟沿锁存沿（LatchEdge）:激活目的寄存器的时钟沿边沿关系来自用户的时钟设置©2008CytechTechnologyLtd.,Co30Setup&HoldSetup:时钟到达前，数据和使能信号已经准备好的最小时间间隔。Hold:能保证有效时钟沿正确采样的数据和使能信号在时钟沿之后的最小稳定时间。DQCLRPRECLKThValidDATATsuCLKDATA©2008CytechTechnologyLtd.,Co31数据到达时间(DataArrivalTime)数据到达目的寄存器D输入引脚的时间DataArrivalTime=launchedge+T