综合题

某计算机的Cache共有16行，每行32字节，采用直接映射方式，主存按字节编址，最小内存单元编号为0，主存第125号单元所在块应装入到Cache的第行。设主存容量1MB，有16KB直接相联映射的Cache，假定该Cache的行为8个32位的字，主存按字节编址，主存地址为ABCDE8F8H的单元在Cache中的位置为第行。解：Cache的每行为8个32位的字，32字节，需要5位地址Cache有16KB/32B=512行，需要9位地址ABCDE8F8H=10101011110011011110100011111000块地址101010111100110111101000111块地址mod512=101000111---147H---327D主存地址为ABCDE8F8H的单元可以映射到Cache中的第327行某计算机Cache有16行，每行8个字,采用直接映射。(1)假设开始时Cache为空，CPU按字0,1,2…….99取指令，命中率为。重复10次，命中率为。(2)假设开始时Cache为空，CPU按字0,1,2…….140取指令，命中率为。再重复10次，命中率为。(1)Cache的每行为8个字，0-96字占满Cache0-11行96-99在Cache第12行，h=(100-13)/100=87%重复10次效果相同(2)Cache的每行为8个字，0-127字占满Cache0-15行128-135在Cache第0行，136-140在Cache第1行h=(141-18)/141=87.2%下一次0-15需要替换0-1行，未命中2次，128-140需要替换0-1行，未命中2次，其它命中重复10次后h=(141*11-18-10*4)/(141*11)=96.3%设cache有1、2、3、4共4个块，a、b、c、d等为主存中的块,访问顺序一次如下：a、b、c、d、b、b、c、c、d、d、ae,采用LRU算法替换。填写下表。解：(1)若页表存放在主存中，则要实现一次页面访问需两次访问主存：一次访问页表，确定所存取页面的物理地址；第二次才根据该地址存取页面数据。访问一页内存时间=50*2=100（ns）(2)内存的有效访问时间=75%*50+（1-75%）*2*50=62.5（ns）P296、8设某系统采用页式虚拟存储管理，页表存放在内存中。(1)如果一次内存访使用50ns，访问一页内存需用多少时间？(2)如果增加TLB，忽略查找页表项占用的时间，并且75%的页表访问命中TLB，内存的有效访问时间是多少？主存容量为4MB，虚存容量为1GB，则虚存地址和物理地址各为______位。如页面大小为4KB，则页表长度是______。解：虚存地址为30位，物理地址为22位。页面大小为1GB/4KB=256K某页式存储管理，页大小为2KB。逻辑地址空间包含16页，物理地址空间共有8页。逻辑地址应有___位。主存物理空间为____。解：页长1KB，页内地址10位；虚地址32页，逻辑地址为15位。虚地址(0AC5)16=(000101011000101)2处于虚地址第2页，调入主存第4页中，故物理地址为(001001011000101)2=(12C5)16解：页大小为2KB，包含16页，逻辑空间为16*2KB=32KB逻辑地址：15位主存物理空间为8*2KB=16KB在一个分页虚存系统中，用户虚地址空间为32页，页长1KB，主存物理空间为16KB。已知用户程序有10页长，若虚页0、1、2、3已经被调入到主存8、7、4、10页中，请问虚地址0AC5(十六进制)对应的物理地址是_________。P296、9某计算机的存储系统由cache、主存和磁盘构成。Cache的访问时间为15ns；如果被访问的单元在主存中但不再cache中，需要用60ns的时间将其装入cache，然后再进行访问；如果被访问的单元不在主存中，则需要10ms的时间将其从磁盘读入主存，然后再装入cache中并开始访问。若cache的命中率为90%，主存的命中率为60%，求该系统中访问一个字的平均时间。解：被访问的字在cache中的概率为：0.9不在cache中，但在主存中的概率为：（1-0.9）*0.6=0.06不在cache中，也不在主存中的概率为：（1-0.9）*（1-0.6）=0.04访问一个字的平均时间为：15*0.9+（15+60）*0.06+（15+60+10*106）*0.04=400021ns判断以下三组指令各存在哪种类型的数据相关。（1）I1LDAR1，A;M(A)-R1，M(A)是存储器单元I2ADDR2，R1;（R2）+（R1）-R2（2）I3ADDR3，R4;（R3）+（R4）-R3I4MULR4，R5;（R4）*（R5）-R4（3）I5LDAR6，B;M(B)-R6，M(B)是存储器单元I6MULR6，R7;（R6）*（R7）-R6(1)(2)(3)。第(1)组指令中，I1指令运算结果应先写入R1，然后在I2指令中读出R1内容。由于I2指令进入流水线，变成I2指令在I1指令写入R1前就读出R1内容，发生RAW相关。第(2)组指令中，I3指令应先读出R4内容，然后在I4指令中将运算结果写入R4。但由于I4指令进入流水线，变成I4指令在I3指令读出R4内容前就写入R4，发生WAR相关。第(3)组指令中，如果I6指令的完成时间早于I5指令的运算时间，变成指令I6在指令I5写入R6前就写入R6，导致R6的内容错误，发生WAW相关。某计算机有8条微指令I1—I8，每条微指令所包含的微命令控制信号见下表a-j分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。解：为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。经分析，（e,f,h）和（b,i,j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a,c,d,g四个微命令信号可进行直接控制。已知某机采用微程序控制方式，控存容量为512×48位，微程序在整个控制存储器中实现转移，可控制微程序的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式。请问：微指令中的三个字段分别应多少位？假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件，故该字段为4位；因为控制容量为512单元，所以下地址字段为9位；微命令字段是（48–4-9）=35位。控存容量为8单元，运算器结构如图，R1、R2、R3是三个寄存器，A和B是两个三选一的多路开关，通路的选择由AS0、AS1和BS0、BS1端控制，例如BS0BS1=11时，选择R3，BS0BS1=01时，选择R1……，ALU是算术/逻辑单元。S1S2为它的两个操作控制端。其功能如下：S1S2=00时，ALU输出=AS1S2=01时，ALU输出=A+BS1S2=10时，ALU输出=A–BS1S2=11时，ALU输出=A⊕B请设计控制运算器通路的微指令格式。解：采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位判别测试位：当P=0时，直接用μAR1——μAR3形成下一个微地址。当P=1时，对μAR3进行修改后形成下一个微地址。某机运算器框图如下，BUS1～BUS3为3条总线，信号a、h、LDR0～LDR3、S0～S3等均为电位或脉冲控制信号。①图中哪些是相容微操作信号？哪些是相斥微操作信号？②采用微程序控制方式，设计控制字段微指令格式，并列出各控制字段的编码表。①相斥：L,R,S,N;S0,S1,S2,S3;a,b,c,d;e,f,g,h;相容：LDR0,LDR1,LDR2,LDR3,i,j,+1LDR0,LDR1,LDR2,LDR3,i,j,+1与相斥组中的任意信号相斥组中的一个信号与其他相斥组的任意信号下图为某处理机逻辑框图，有两条独立的总线BUS1、BUS2和两个独立的存储器IM、DM。已知指令存储器IM的最大容量为16384字（字长18位），数据存储器DM的最大容量为65536字（字长16位）。（1）分析下列各寄存器的位数：程序计数器PC、指令寄存器IR、累加器AC0和AC1、通用寄存器R0-R3、指令存储器地址寄存器IAR、指令存储器数据寄存器IDR、数据存储器地址寄存器DAR、数据存储器数据寄存器DDR。（2）LDAA指令的功能为（A）→AC0，画出指令周期流程图如下，在横线处标出相应的微操作控制信号序列。（2）LDAA指令的功能为（A）→AC0，画出指令周期流程图如下，在横线处标出相应的微操作控制信号序列。C3、IARinRD、IDRinC6、IRin、+1C13、DARinR/W=R、DDRinC9、AC0inCPU的数据通路如图所示。运算器中R0～R3为通用寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。D-cache为数据存储器，I-cache为指令存储器，PC为程序计数器（具有加1功能），IR为指令寄存器。单线箭头信号均为微操作控制信号。机器指令“LDA(R3),R0”实现的功能是：以(R3)的内容为数存单元地址，读出数存该单元中数据到通用寄存器R0中。请画出该取数指令周期流程图，并在CPU周期框外写出所需的微操作控制信号。机器指令“LDA(R3),R0”功能：以(R3)的内容为数存单元地址，读出数存该单元中数据到通用寄存器R0中设某机有5级中断：L0—L4,优先次序为L0最高,L1次之,L4最低。现要求将中断程序的处理次序改为L1-L3-L0-L4-L2，试问：（1）下表中各级中断处理程序的各中断级屏蔽值如何设置（每级对应一位，该位为“0”表示允许中断，该位为“1”表示中断屏蔽）？（2）若这5级中断同时都发出中断请求，按更改后的次序画出进入各级中断处理程序的过程示意图。中断处理程序中断处理级屏蔽位L0级L1级L2级L3级L4级L0中断处理程序L1中断处理程序L2中断处理程序L3中断处理程序L4中断处理程序10101111110010010111001015级中断L0—L4,优先次序为L0最高,L1次之,L4最低。现要求将中断程序的处理次序改为L1-L3-L0-L4-L2，若这5级中断同时都发出中断请求，按更改后的次序画出进入各级中断处理程序的过程示意图。某计算机的中断系统有4个中断源，每个中断源对应一个屏蔽码，该位为“0”表示允许中断，该位为“1”表示中断屏蔽。中断响应的优先次序为1→2→3→4，中断的处理次序和中断的响应次序是一致的。（1）各级中断处理程序的各中断级屏蔽值如何设置，完成CPU的运动轨迹。（2）在不改变中断响应次序的条件下，通过改写屏蔽码可以改变中断处理次序，要使中断处理次序改为1→4→3→2，则各级中断处理程序的各中断级屏蔽值如何设置，完成此时CPU的运动轨迹。解：（1）中断响应的优先次序为1→2→3→4（2）在不改变中断响应次序的条件下，通过改写屏蔽码可以改变中断处理次序，要使中断处理次序改为1→4→3→2。中断响应的优先次序为1→2→3→4，在不改变中断响应次序的条件下，通过改写屏蔽码可以改变中断处理次序，要使中断处理次序改为1→4→3→2。某计算机的外部设备具有三级中断功能，中断响应次序基本上由硬件排队电路决定，但可利用各个外部设备控制器中的中断屏蔽控制位来封锁本设备的中断请求信号。设所有中断处理程序的执行时间相同，均为T，在5T时间内共发生5次中断请求信号。如图示。（1）请图示各个中断处理程序占用的时间段及中断程序完成的次序。（2）软件进行干预，当执行中断处理程序③时，屏蔽二级中断。请图示各个中断处理程序占用的时间段及中断程序完成的次序。（2）软件进行干预，当执行中断处理程序③时，屏蔽二级中断。请图示各个中断处理程序占用的时间段及中断程序完成的次序。由于进行了软件干预，当执行③的中断服务时，不能被②打断。所以中断处理程序占用的时间段及中断程序完成的次序如图。