基于FPGA相关的毕设论文文献翻译

2009年国际信息和多媒体技术会议基于FPGA的数字调频调制解调器IndranilHatai电子和电气通信工程印度理工学院kharagpur-721302,印度[e-mail]电子和电气通信工程印度理工学院kharagpur-721302,印度[e-mail]摘要：本文介绍了一款高性能可编程数字调制解调器，这款调制解调器是基于FPGA实现的，主要用于软件无线电应用程序方面。该设计具有可重复编程、面积优化和低功耗等特点。这款调制器和解调器包含一个可直接压缩的数字合成器(DDS)，可生成的载波频率的自由动态范围超过了70分贝。解调器是在数字锁相环(DPLL)技术的基础上实现。同样地，DDS也被用来产生调制解调的载波信号。文中所提及的调频调制解调器已经在Virtex2Pro实验板上进行了实现和测试。所实现的调频调制解调器可以运行的最大频率达到103MHz，而占用的门阵列资源等效到XC2VP-30系列FPGA开发板上仅有8K大小。关键字：FMSDRFPGADPLLDDSI.简介频率调制/解调技术被广泛应用于(PMR)标准下的DAB-T和私人移动无线电方面。传统的模拟调频主要是用来完成音频广播。但在模拟调频调制方案使用压控振荡器(VCO)时，困难出现了。任何音频广播中最主要考虑的问题是音频或声音的清晰度问题。由于线性的VCO工作在所要求的频率范围内时，性能出现了明显降低，使用VCO很难获得一个清晰的调频调制和解调信号。因此,基于数字技术实现调频调制方案的发展逐渐取代了传统的模拟调制。现在通过数字调频调制器架构，能够实现对任何音频声音都能具有优越的性能和良好的清晰度，这样的广播系统方案被广泛应用起来。为了确保在整个频率范围内的线性，设计师通常采用DDS技术来替换VCO，因此这种控制也被称为数控振荡器（NCO）。目前，此项研究已经基于不同的数字调制解调器架构来开展了。而且其中的某些还突出了一些特色，如减少由于在进出DDS时的数码分辨率问题而引起的失真量化噪声的影响。他们中的一些人还讨论了有关区域优化和低功率消耗等性能方面的问题。就目前而言，基于FPGA载体，实现支持SDR的音频广播系统，同时兼具低功耗和低占有率特色的数字调制解调器已经成型。基于不同调频架构体系的解调器的研究工作正不断将调频系统集成化，但是他们中的大多数是对模拟信号的处理，且处理精度有限。准确地识别当前信号频率与调频调制信号的中心频率微小的频率偏移是FM解调技术的关键问题。PLL锁相环技术正是最常用的调频信号解调技术之一。锁相环可以跟踪信号相位和频率的变化。同时它可以很容易的被集成，然而一旦它的线性度发生漂移，则会大幅降低整个VCO系统的性能。幸运的是，数字锁相环技术可以提供一些克服模拟锁相环瓶颈问题的好方法。也有一些其他的技术，可以从信号同相的比率和通过正交组件来计算出频率。现代信息交互多呈现高速度、高数据率的传输和接收的特征。通过软件实现的数字解调器通常不能适应现代通信系统中这样的要求。另一种解决方案是在FPGA中实现它,由于FPGA的灵活性和模块化，低占有率，低功耗等特点，以及结合高速线性数字调频解调器使用的全数字锁相环路(ADPLL)技术，这种方案已经发展成为支持SDR系统所优先选择的方案。本文的组织结构如下:第二部分描述了调频调制器和调频解调器的原理和体系结构，第三部分和第四部分分别描述了用FPGA实现的结果和与其他实现了的结果的比较，第五部分是结论。II.调频调制器和调频解调器调频调制器：调频是角调制载波信号的一种，载波信号的瞬时频率变化与基带调制信号成如下线性关系：0()cos[22()]tFMccfStAFtKmndn(1)其中cA表示载波振幅，cF表示载波频率，fK表示频率偏移常数。频率调制器的结构如图一所示：调频调制器包括一个多路选择器、一个加法器和一个DDS模块。多路选择器用来引入不同频率的载波。加法器用来将输入的基波信号的瞬时频率与载波频率相加，产生适应相位变化的不同频率。最后DDS模块将这个信号作为输入并产生调频已调波信号。DDS模块的结构在之后章节详述。所产生调频已调波信号的频谱如图二所示：调频解调器：早在19世纪70年代早期，数字锁相环作为解调器的想法就已经被提出了，这项发现的价值如同调频接收机一样卓越。完整的调频接收机的基本构建模块如图三所示。调频接收器由四个基本部分组成：(1)相位侦测器(2)环路滤波器(3)直接数字频率合成器(4)FIR滤波器。输入的已调波信号可以表示如下：()sin(())iiiVtwtt锁相环的反馈循环系统将迫使DDS产生与输入信号相同频率的正弦信号：()cos(())oioVtwtt通过常见的三角恒等式将这两个信号进行合成，结果作为相位侦测器的输出：()[sin(()).cos(())][sin(2()())sin(()())]2ddiiiodiioioVtKwttwttKwtttt其中dK是相位侦测器的增益。首项是高频频率分量。第二项是输入输出信号的相位差。已调波信号与载波信号的相位差产生所需的基带信号。在设计锁相环时要注意的最重要的一点是，锁相环时一个闭环反馈系统。同时，较其他拥有同样数学特征方程的系统来讲，这是一款更通用的闭环反馈控制系统。系统的传递函数如下：22()()1.93750.061610.00089YsssXsss与一阶数字锁相环系统相比，二阶数字锁相环系统在提升环路传递速度和锁定范围方面性能更优越。因此此处选用二阶数字锁相环系统。A、相位侦测器相位侦测器的功能是检测出ADC输入的已调波信号频率与DDS本振输出信号频率的频率差。它由一个寄存器和一个乘法器模块组成。乘法器是由改进的Booth编码Wallace-tree乘数结构来实现的。选用这种结构的原因是它能在N*M位乘法运算中降低部分乘积数量到N/2。而且，当华莱士树节省加法器结构并行计算圆周率Pi与圆周率Pi+1时,我们可以预防Ardekani符号扩展问题。华莱士树节省加法器结构如图四所示。B、环路滤波器此处的环路滤波器是低通滤波器的一种，用来消除高频分量。图五显示了在调频接收机中一阶环路滤波器的模块组件。它将相位侦测器的输出信号和寄存器的输出乘上=（1-1/16）=15/16=0.9375之后再相加。中间信号经过dtempx15/16=dtempx(1-1/16)=dtemp-(dtempx1/16)=dtemp-E的运算，由此就可以只通过右移4位代替乘法器实现乘法操作。C、DDSDDS根据矫正的误差电压Vd(t),使它的输出频率在输入频率附近自由波动以保证DPLL锁相环处于锁定状态。常见生成复杂或设定的正弦波的方法是查表法。通过查表法将合适的相位值送到数字积分器中来产生所要的输出波形。如图六所示，此处采用的也是基于查表法的DDS模块。DDS的频率浮动范围是1MHZ，它通过1024个点来离散一个周期的余弦信号。一个周期的信号可以分为四部分，第一部分仅需要256个点。所以只需要256*8位的ROM就可以代替1024*8位的ROM来存储余弦信号的1024个点。通过这种方法，查表的深度和数据的宽度都可以适当减小以适应最小70db的无杂散动态范围。这样输入相位会在累加器中累加并通过象限更迭。根据不同象限，多路复用器会选择存在余弦ROM表格中的数据，将第一第四象限中未补全的数值通过第二第三象限已补全的数值进行补全，如图六所示。D、FIR滤波器在接收机的最后环节，通过FIR滤波器将信号进行整形。此处选用的是16级变频FIR滤波器，如图七所示。这个滤波器本质上是均值滤波器，因为其输出等于n级输入的平均值，其中n表示滤波器的级数。由于采用16位的数据采样，整个FIR滤波器的传输延时大大增加，因此此处选用可变频的FIR滤波器。这里的系数是依然是1/16,在实际中实现缩小1/16只需右移4位即可，因此不再需要乘法器。III.硬件实现细节A、综合结果通过XilinxISE9.2i来编辑和实现电路。XilinxXCV2vp30-7FF896设备用作FPGA实现载体，XST用作合成工具，XPower用作功率计算。通过仿真模拟信号并上电和掉电来计算功率消耗。调频调制器和解调器的综合结果已经列在表一中列出,表二是与通过其他方法基于FPGA实现的调频解调器比较的结果。B、仿真结果通过在Mentorgraphics的FPGAModelsim-Xe6.3c版本中进行原件配置以及布线处理，我们做了一个仿真。将已存储的已调方波和三角波的数码流送到所设计的仿真器件，结果如图八所示。在仿真中，调试信号是39KHz的方波和三角波。载波频率是1MHz，调制指数是10。在两幅图中，信号从上到下依次是检波输出、已调波输出和输入基带信号。在仿真的初始阶段，检波输出信号出现自激振荡，当同步相位适应输入相位而收敛时，系统趋于稳定。C、FPGA实现的结果所设计的系统在XilinxFPGA实验板上实现并用于Virtex-2Pro大学。通过XilinxChipscope-Pro9.2i来捕获解调输出信号分析所设计的FPGA电路的性能。在通过FPGA完成实验设计之后，用chipscopepro捕获了2048个输出样本，输出样本如图九所示。通过表格可以得出结论,设计的电路可以很容易地从调频输入信号中解调出原来的有用信号。IV.结果比较通过优化调频接收机的基本组件,可以实现减少硬件的占用和改善工作性能。所提到的设计通过MentorGraphics公司使用TSMC350nm（典型）莱奥纳多光谱2005b.24Level3来综合并收录于科技阅览室。当时常认为合成速度是设计电路最主要挑战。另一款调频接收机通过MentorGraphics公司使用TSMC350nm（快速）莱奥纳多光谱2004a.63来综合也同样收录于科技阅览室。从表III和表IV可以看出，本文中所设计的调频接收机在性能上要优于基于DPLL的调频解调器。V、总结在调频接收机的基础上，通过VLSI实现的高性能数字锁相环路已经设计完成。因此，这样就可以满足个人无线通信应用在高频率信号处理领域的要求。当前所提及的这款设计功率仅为108.67mW，却可以实现100MHz频率信号的处理。电路只需7.8K的门阵列来完成，并且可以实现105MHz的最大工作频率。在这里可以得出结论,下一代通信接收机电路将着重强调低功耗、最低硬件利用率同时保证最大的工作频率，文中所设计的高性能调频接收机可以很容易地适应下一代通信接收机的挑战。鸣谢作者要特别感谢新德里、通信与信息技术通过SMDP-II开发项目所提供的支持和奖励。参考文献：[1]S.Twelves,andC.J.Kikkert,‘‘InvestigationintotheEffectsofQuantisationNoiseonaDigitalFMModulator’’,ProceedingsofIEEETENCONDigitalSignalProcessingApplications(TENCON'96),Vol.1,pp317-322,26-29Nov1996.[2]J.Lathi,andM.Niemisto,“ADigitalFrequencyModulatorCircuitforaDual-ModeCellularTelephone”,ProceedingsoftheIEEEInternationalSymposiumonCircuitsandSystems(ISCAS'98),Vol.4,pp405-408,31May-3Jun1998.[3]R.Unsikartano,J.Niittyahti,andM.Renfors,“Area-OptimizedFPGAImplementationofaDigitalFMModulator”,ProceedingsoftheIEEEInternationalSymposiumonCi