正弦信号发生器的设计

实验四正弦信号发生器的设计1.实验的目的和要求熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。2．实践内容或原理正弦信号发生器的结构由3部分组成，数据计数器或地址发生器、数据ROM和D/A。性能良好的正弦信号发生器的设计，要求此3部分具有高速性能，且数据ROM在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。图1所示是此信号发生器结构图，顶层文件SINGT.VHD在FPGA中实现，包含2个部分：ROM的地址信号发生器由5位计数器担任，和正弦数据ROM，其原理图如图2所示。据此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。地址发生器的时钟CLK的输入频率f0与每周期的波形数据点数（在此选择64点）以及D/A输出的频率f的关系是：640ff图1正弦信号发生器结构图图2正弦信号发生器原理图图3正弦波的64个点的输入在QuartusII上完成正弦信号发生器设计，包括仿真和资源利用情况了解（假设利用Cyclone器件）。最后在实验系统上实测，包括SignalTapII测试、FPGA中ROM的在系统数据读写测试和利用示波器测试。最后完成EPCS1配置器件的编程。3.实验仪器（1）GW48系列SOPC/EDA实验开发系统（2）配套计算机及QuartusII软件4.实践步骤或环节(1)建立工程文件夹。(2)生成6位二进制计数器原理图。（3）定制LPM_ROM元件。（4）仿真。（5）选择实验电路模式5，进行引脚下载配置。（6）嵌入式逻辑分析仪的设置。5.VHDL仿真实验（1）6位二进制计数器的仿真程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT6bISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(5DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT6b;ARCHITECTUREbehavOFCNT6bISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(5DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS='0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENCQI:=CQI+1;ENDIF;ENDIF;IFCQI=63THENCOUT='1';ELSECOUT='0';ENDIF;CQ=CQI;ENDPROCESS;ENDbehav;（2）RTL电路（3）时序仿真波形：（4）硬件验证选择试验箱的模式为模式5，时钟CLK选择为CLOCK0（PIN_28脚）,频率f=65536Hz,EN对应的引脚编号PIN-233，RST对应的引脚编号PIN-234，COUT对应的引脚编号PIN-1，Q[7..0]对应的引脚编号PIN-20,19,18,17,16,15,14,13.（5）逻辑分析仪的测试波形6.实践教学报告要求（1）详细分析各模块的逻辑功能，及其他们工作原理，详细记录并分析实验内容和实验内容的过程和结果，完成实验报告。（2）本次实验体会。