VHDL-一位全加器设计

南京工程学院通信工程学院实验报告课程名称可编程逻辑电路设计实验项目名称一位全加器设计实验学生班级光纤101实验学生姓名陈叶峰同组学生姓名实验时间2013.4.18实验地点信息楼C207实验成绩评定指导教师签字年月日一．实验目的和要求1.掌握较复杂的电路系统设计2.掌握多文件系统的VHDL程序设计二．实验主要仪器和设备PC机一台，MAX+PLUS2软件。三．实验原理一位全加器可以由两个半加器和一个或门连接而成，因而可根据半加器的电路或真值表写出或门和半加器的VHDL描述。四．实验方法与步骤半加器描述：真值表(CASE语句)描述真值表：absoco0000011010101101代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderISBEGINso=NOT(aXOR(NOTb));co=aANDB;ENDARCHITECTUREfh1;或门逻辑描述：代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc=aORb;ENDARCHITECTUREone;一位二进制全加器顶层设计描述：真值表：abci-1sumci0000001110000100110110010111011000111111代码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adderPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor2aPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC;BEGINu1:h_adderPORTMAP(a=ain,b=bin,co=d,so=e);u2:h_adderPORTMAP(a=e,b=cin,co=f,so=sum);u3:or2aPORTMAP(a=d,b=f,c=cout);ENDARCHITECTUREfd1;五．实验结果半加器：全加器：六．实验心得通过本次实验，使自己了解了一位全加器的设计思路和工作过程。了解了一位半加器和或门的工作原理，以及如何通过两个一位半加器和一个或门构成一个一位全加器。使自己对书本上的知识有了深入的了解。