第6次实验课-Verilog-有限状态机设计(Moore-FSM)

数字系统设计实验移动信息工程学院12020/6/19实验内容1.Trafficcontroller1.1Abasicdesign（Fig.3.23-3.24）1.2Anextendeddesign（pp158Exercise3.21）2.FactoredStateMachines(pp131Fig.3.33(b))2020/6/192有限状态机——FINITESTATEMACHINES（FSMs）状态机元素：•Input&output•Clock&reset•Currentstate&nextstate•Nextstatelogic&outputlogic每来一个时钟沿，状态机即从现态转到次态两类状态机：•Moore状态机：输出只是当前状态的函数•Mealy状态机：输出是当前状态和当前输入的函数3有限状态机——FINITESTATEMACHINES（FSMs）Trafficcontroller•input：TA&TB•output：LA&LB•clock：5-secondperiod•reset：initialstate4有限状态机——FINITESTATEMACHINES（FSMs）Trafficcontroller状态转换图可以确定nextstatelogic状态转换表5有限状态机——FINITESTATEMACHINES（FSMs）Trafficcontroller状态编码67Review：•Identifytheinputsandoutputs•Sketchastatetransitiondiagram•Writeacombinedstatetransitionandoutputtable•Selectstateencodings—yourselectionaffectsthehardwaredesign•WriteBooleanequationsforthenextstateandoutputlogic•Sketchthecircuitschematic有限状态机——FINITESTATEMACHINES（FSMs）8——page158有限状态机——FINITESTATEMACHINES（FSMs）extendeddesign：Pleasedesignbyyourself~~----DigitalDesignandComputerArchitecture2.FactoredStateMachines•增加了parade模式（输入端口P和R）2020/6/1992020/6/1910S0/0S1/11/0/1/0/状态机描述例子：2020/6/1911作业提交1、打印纸质版（参考实验报告模板）：实验目的、实验内容、实验结果（综合的RTL电路图、仿真波形图、开发板的显示效果图）、状态图、状态编码表、综合报告、实验感想。附代码！2、电子版（代码）：（设计的）.v文件、（仿真的）.v文件、.ucf文件、上述纸质版实验报告的pdf文件各班学委收齐发到公邮：[e-mail]3、提交时间：电子版：本周五晚（12-05）纸质版：下周一课上交122020/6/19