3线8线译码器

VHDL硬件描述语言与数字逻辑电路设计实验报告专业：电子科学与技术班级：电技091班姓名：赵月美学号：0907010029指导老师：顾平老师时间：20011年12月22日一.试验名称：3线8线译码器二．实验目的：（1）掌握QuartusII的实验环境；（2）掌握项目的建立方法；（3）学习文本文档的输入方法；（4）学习EDA工具对文本文件的编译；（5）学习波形文件的建立和保存；（6）学习EDA工具的软件仿真方法；（7）了解PLD的工程下载方法及硬件仿真。三．实验原理：程序代码如下，主要用的是IF语句。其格式如下：IF条件THEN顺序处理语句;ELSIF条件THEN顺序处理语句;…ELSE顺序处理语句;ENDIF;四．实验器材：计算机一台，试验箱一个，PC一台五．实验步骤：（1）编写程序如下：（2）仿真，验证程序无误！当出现Projectcomlilationwassuccessful0errors0warnings时编译就成功咯！（3）建波形文件后，进行功能仿真的波形文件如下图所示（4）生成RTL文件（5）下载：首先选对应的管脚如下（6）下载成功六．实验总结通过实验的学习，熟悉并逐渐掌握了使用QuartusII软件进行硬件电路设计的步骤：（1）、创建工程（2）建立VHDL文件（3）编写程序（4）点击（startcompilation）对.VHDL文件进行编译仿真（5）点击processing下拉菜单中的generatefunctionalsimulationnetlist，生成功能性仿真网表。（6）建立波形文件，在文件中查找节点保存后仿真（7）点击assignment下拉菜单选择pins，进行器件的功能引脚配置，仿真成功后点击，从而实现设计目标文件的下载。七．实验心得：（1）需要特别注意的是在编译过程中，File的名字一定要和Entity的名字一样。如果编译提示有错误，就根据提示一步一步的修改。有时候并不需要一步一步的改，下面的错误可能是因为上面的引起的，所以当你觉得对了的时候就保存然后重新编译。（2）在波形的仿真中一定要注意信号的设置，因为如果信号设置得不合理的话很可能导致仿真没有意义！