北航2010-2011《数字电路》考试题评分标准

考题答案和评分标准第1页共10页北京航空航天大学2010～2011学年第一学期《数字电路与系统》期末考试试卷答案（2011年1月17日）一、（10分，每小题2分）判断各题正误，正确的在括号内记“√”，错误的在括号内记“×”。(1)一片ROM有n根地址线输入，m根位线输出，则其容量为m×n。……（×）(2)三态门能实现“线与”功能。……………………………………………（×）(3)以8-bit表示有符号整数，则以补码表示(-26)10为（E5）16。……………（×）(4)在3变量卡诺图中，共有8个“1”方格，则它的化简结果为1。……（√）(5)电路符号表示下降沿触发的触发器。……………………（×）二、（10分，第1小题6分，第2小题4分）电路的功能与特性(1)对于图2-1中的门电路，请判断输出Ya,Yb,Yc为高电平还是低电平。图2-1Ya为高电平；Yb为低电平；Yc为低电平。(2)对于倒T形电阻网络D/A变换器电路，电路内部的开关状态如图2-2所示；RF的阻值为R，参考电压源为VREF=-8V，运算放大器输出的电压值为：vO=5V。考题答案和评分标准第2页共10页三、（15分）由1位全加器、2-4译码器以及与非门组成的逻辑电路如图3-1所示，试写出最小项之和形式的逻辑函数F(a,b,c,d)。（不用化简）图3-1解：（含评分标准）全加器S端输出：bababaS（2分）全加器CO端输出：baCO（2分）译码器2Y端输出：dcY2（2分）译码器1Y端输出：dcY1（2分）F的逻辑函数：dcbadcbabaYCOYSYCOYSF)(2121（2分），展开：dbacbaF+dbacba+dbacba（2分），则：dcbadcbadcbaF+dcbadcbadcba+dcbadcbadcba或者：)15,13,12,11,10,8,7,6,4(),,,(mdcbaF或者：F(a,b,c,d)=m4+m6+m7+m8+m10+m11+m12+m13+m15（3分）评分标准1.如果结果正确，即使没有中间过程，也可以得满分；2.最容易错的是没有注意译码器是以反变量输出的，这样得到的结果是：F(a,b,c,d)=)14,9,5(m，对于这种错误的情况，只扣除译码步骤错误的4分。考题答案和评分标准第3页共10页四、（15分）电路如图4-1所示，FF1和FF2为边沿触发JK触发器，初始状态均为0，请按照给定的输入信号波形（如图4-2），绘出输出信号Q1和Q2端的波形。图4-1图4-2解：图4-2（已绘制波形）考题答案和评分标准第4页共10页评分标准1.Q2由Q1的波形下降沿作为异步时钟触发，但如果忽略异步触发的门延迟，也按照CLK边沿的虚线绘制Q2的变化，只要波形变化规律正确，也可得满分；2.Q2由Q1共有7次变化，画对1次变化得2分，整体绘图的效果1分，共15分；3.如果由于没有注意到是负边沿触发的条件，会出现如下的错误：或对于这样的错误情况，扣9分。考题答案和评分标准第5页共10页五、（15分）分析图5-1给出的计数器电路，74LS161为同步二进制计数器，其功能表见表5-1。请写出分析思路，并说明这是多少进制的计数器。图5-1解：（含评分标准）(1)（8分）这是采用整体置数法（置入0）构成的计数器，第(1)片为16进制计数，产生进位后使能第(2)片；第(1)为2、第(2)片为5的时候译码产生有效的置数信号，下一个CLK时钟脉冲到来后进行同步置数。（由于LD有效并不受EP和ET的影响，所以第(2)片也是在产生译码后下一个CLK时钟脉冲到来后被置数。）评分标准1.虽然给定了各设计要点叙述的分值，但只要能够叙述清楚，并正确地包含其中3个以上的要点，则可以全取8分，否则根据要点的个数，得0、2、4分；2.如果对于置数信号的译码，在本题第(2)问中叙述，也可以认为包含了此要点，可以得分；3.上述答案“(由于…后被置数)”中的内容是附加的，缺少它并不扣分。(2)（7分）当计数为16×5+2=82时采用同步置数信号，置入(0000)16，计数状态从0到82，为83进制计数器。评分标准1.如果判定为82进制计数器，扣5分；2.如果不加说明，但进制判定准确，也可全取7分；3.如果解释正确，但进制判断错误，可酌情给1~3分；4.如果将十六进制计数器错看成十进制计数器，则会判断为53进制，可得3分，如果判定52进制且能够认识到是同步置数，可得2分。考题答案和评分标准第6页共10页六、（15分）如图6-1所示的电路，虚线框内是CMOS门电路构成的微分型单稳态触发器；单稳态触发器的反相输出O2v作为D触发器的时钟；试分析：图6-1(1)（7分）设R=30kΩ，C=0.1μF，CMOS门限为VTH=VDD/2，CRCRdd，求单稳态触发器输出脉冲的宽度TW；（计算中取ln2≈0.69）解：微分型单稳态触发器，vd正脉冲触发，触发转换使vO1为VOL，从VDD经过R对C充电，直到使vI2达到阈值，使vO2恢复到低电平。充电常数：CR起始电平：v(0)=0、不加干预的终态电平：DD)(Vv，且；2/)(DDTHWVVTv；则：)()()0()(lnWWTvvvvCRT=20lnDDDDDDVVVCR=RCln2=2ln1033（s）2.07ms评分标准1.没有过程，但答案正确也可以得分。(2)（8分）根据图6-2中vI的波形，绘出O2v和vO的波形。考题答案和评分标准第7页共10页答案如图图6-2评分标准1.每个波形4分；2.对于O2v，如果画对了4次触发，但由于第(1)小题计算失误等原因，触发脉冲宽度不准，扣2分；3.对于vO，4个上升沿触发点，每对一个给1分；4.由于O2v波形错误而造成vO波形的错误，要视其是否真正理解D触发器的作用，酌情扣分，但至少扣1分。考题答案和评分标准第8页共10页七、（20分）设现有正边沿触发的JK触发器和与非门元件，数目不限。如图7-1，给定时钟脉冲序列CLK，请设计同步时序逻辑电路，以实现Y1和Y2的波形输出。(1)根据设计需求，请简要说明电路设计的思路；(2)推导出电路的状态方程、输出方程、驱动方程，并要求驱动逻辑最简；(3)绘制出电路的原理图，并要求能够自启动。图7-1解法一：（含评分标准）(1)（5分）设计五进制计数器，以自然二进制码加法计数，对每个计数状态进行译码，得到Y1和Y2的输出。(2)求状态方程、输出方程、驱动方程为了得到最简逻辑，以卡诺图形式填写状态转换表和输出真值表——考题答案和评分标准第9页共10页则：状态方程：（4分，其中：状态方程正确3分，状态方程化简1分）20112QQQQn101011QQQQQn0210QQQn对应驱动方程：（3分）12012KQQJ0101QKQJ1020KQJ输出方程：（3分，其中：输出方程正确2分，输出方程化简1分）21QY012QQY(3)（5分，其中：电路原理图3分，自启动判断2分）自启动检查：无关状态的次态，以（Q2Q1Q0）的编码表示——(101)(010)、(110)(010)、(111)(000)所以电路可以自启动。解法二：（说明）由于不限制触发器的数目，也可以用环形计数器实现，但由第(3)小题的要求，需要能够自启动的环形计数器。考题答案和评分标准第10页共10页如果采用这样的设计，答案是：(1)（5分）设计环形五进制计数器，通过译码得到Y1和Y2的输出。(2)（10分，共12个式子，错一个扣1分，扣完为止）状态方程：314QQn、213QQn、112QQn、011QQn、012310QQQQQn（如果不考虑自启动设计，则：410QQn）输出方程：Y1=0123QQQQ、Y2=Q1驱动方程：3434QKQJ、2323QKQJ、1212QKQJ、0101QKQJ、0123001230QQQQKQQQQJ（如果不考虑自启动设计，则：4040QKQJ）评分标准1.如果在（2）中没有考虑自启动设计，但在（3）中进行了修改，并加以改造，则即时（2）中式子中没有考虑自启动，也不扣分。(3)（5分）原理图3分，自启动2分。其它解法：（说明）如果设计其它同步时序逻辑电路，不一定是自然二进制加法计数，或环形计数，只要能够实现5个状态，并对各状态译码，得到相应的输出，则认为正确。请评分人员注意详细分析考生的设计，必要时加以会商。