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更多资料请访问与非网德州仪器技术社区论坛第五章C66xC66xC66xC66xCorePacCorePacCorePacCorePacC66xCorePac的组成:�C66xDSP和相关C66xCorePac核;�一级和二级存储器(L1P,L1D,L2)�数据跟踪格式程序(datatraceformatter,DTF)�内嵌跟踪缓冲器(embeddedtracebuffer)�中断控制�Powerdowncontroller�外部存储器控制�扩展存储器控制�专用上电/休眠控制C66xCorePac提供存储器保护,位宽控制及地址扩展。图5.1所示为C66xCorePac示意图:5.15.15.15.1存储器结构存储器结构存储器结构存储器结构每个TMS320C6678器件的C66xCorePac都包含一个512KB二级存储器(L2),一个32KB一级程序存储器(L1P)和一个32KB数据存储器(L1D),该器件还包含一个4096KB的多核共享存储空间。在C6678上的所有存储器在存储空间上都有相应的地址。更多资料请访问与非网德州仪器技术社区论坛L1P和L1D缓冲器可以通过软件来设置。L1P配置寄存器(L1PCFG)的L1PMODE字段可以配置L1P,L1D配置寄存器(L1DCFG)的L1DMODE字段可以配置L1D。5.1.15.1.15.1.15.1.1L1PL1PL1PL1P存储器�区域0是0Kbytes,禁止�区域1是32Kbytes,没有等待状态5.1.25.1.25.1.25.1.2L1DL1DL1DL1D存储器区域0是0Kbytes,禁止;区域1是32Kbytes,没有等待状态;更多资料请访问与非网德州仪器技术社区论坛5.1.35.1.35.1.35.1.3L2L2L2L2存储器�存储器的总小为4096KB�每个核有512KB�在每个核中的本地起始地址为0x00800000hL2存储器可以配置成全SRAM,全4通道相关联存储器,或者两者的结合。L2可配置位缓冲的存储空间的大小是通过L2配置寄存器的L2MODE字段来控制的。图5-4所示位L2配置成SRAM/缓冲可选方式。器件复位后L2默认配置位全SRAM。在系统中所有的主处理器核都可以全局寻址。此外,局部存储器可以由协处理器通过“别名地址”(aliasedaddresses)直接访问,其中MSBs都置为0。别名在C66xCorePac中处理,并且允许通用代码在未修改核中运行。例如,地址0x10800000是C66xCorePac第0核的L2存储器的全局基地址。C66xCorePac第0核能够访问用地址0x10800000或0x00800000来访问该地址。而其它核只能用0x10800000访问。然而,0x00800000可以被其他核用来访问各自的L2存储器。对上面提到的第0核,其相应的地址为0x10800000,第1核为0x11800000,第2核为0x12800000。局部地址只能被用来放置共享代码和数据。任何对某一特定核的代码/数据,或者在运行器件被某一核指定的存储空间都只能用全局寻址。5.1.45.1.45.1.45.1.4MSMCMSMCMSMCMSMCSRAMSRAMSRAMSRAMC6678的MSMCSRAM特性如下:�存储空间大小为4096KB�MSMCSRAM可以配置成L2和/或者L3存储空间�允许外部地址从2GB扩展到8GB�添加了存储保护特性MSMCSRAM通常被配置成全SRAM。当被配置成L2时,其中内容可以被缓存在L1P和L1D中。当被配置成L3时,它的内容可以被缓存在L2中。对外部存储空间的扩展和存储空间保护的更多细节,参考MulticoreSharedMemoryController(MSMC)forKeyStoneDevicesUserGuide(literaturenumberSPRUGW7).更多资料请访问与非网德州仪器技术社区论坛5.1.55.1.55.1.55.1.5L3L3L3L3MemoryMemoryMemoryMemory片上L3ROM大小为128KB。ROM中包含了用来引导器件的软件,这一部分不要求块访问ROM。5.25.25.25.2存储区保护存储区保护存储区保护存储区保护存储器保护允许操作系统定义谁有权访问L1D,L1P,和L2。为完成这一功能,L1D,L1P和L2被分为页。L1P有16页,L1D有16页,L2有32页。在C66xCorePac中的L1D,L1P和L2控制器有一组寄存器来定义每页存储器的许可权。每一页可以配置有全正交用户(fullyorthogonaluser),和超级用户读,写及执行许可。此外,每一页可以被标志为局部访问或者全局访问。局部访问就是DSP直接访问L1D,L1P和L2,而全局访问由DMA或者其它主系统初始化。注意由DSP计数器编程的EDMA和IDMA是全局访问。对一个受保护器件,页可以被限制为安全访问(默认)或者对公共开放,不安全访问。器件上的每个DSP核及主处理系统都有一个自己的ID。这个ID可以定义存储页是局部还是全局访问。AIDx和LOCAL位用来定义页保护配置:软件会在中断服务程序中处理错误。DSP或者DMA在没有获得允许时访问页将导致:�块访问-读操作返回0,写操作被忽略�在一个状态寄存器中捕获初始状态-ID,地址及地址类型都被保存�DSP信号事件会中断控制器(signaleventtoDSPinterruptcontroller)软件会对这类事件采取正确响应,并复位存储控制器中的错误状态。对L1D,L1P和L2存储器保护的更多细节参考C66xCorePacUserGuide(literaturenumberSPRUGW0).5.35.35.35.3位宽管理器位宽管理器位宽管理器位宽管理器当多个请求竞争一个C66xCorePac资源时,具有最高优先权的请求者会得到使用权。以下4个资源由位宽管理器控制:L1PSRAM/CacheL1DSRAM/CacheL2SRAM/Cache存储空间对应寄存器配置总线(Memory-mappedregistersconfigurationbus)操作的优先级由C66xCorePac中的寄存器来声明。这些操作有:�DSP初始化转移�用户可编程缓冲器一致性操作更多资料请访问与非网德州仪器技术社区论坛�IDMA初始化转移在C66xCorePac外部初始化的系统外设操作优先级由优先级定位寄存器声明,没有优先级定位寄存器的外设由它们自己的寄存器了编程定义它们的优先级。(TheprioritylevelforoperationsinitiatedoutsidetheC66xCorePacbysystemperipheralsisdeclaredthroughthePriorityAllocationRegister(PRI_ALLOC)SystemperipheralswithnofieldsinPRI_ALLOChavetheirownregisterstoprogramtheirpriorities)5.45.45.45.4Power-DownPower-DownPower-DownPower-DownControl(Control(Control(Control(降功率控制?降功率控制?降功率控制?降功率控制?))))C66xCorePac支持其各个部件的降功率控制。C66xCorePac控制器可以用来降低L1P,缓冲控制硬件和整个核的功率。降功率特性可以在系统设计时用来降低系统功率开销。注意C6678对L2不支持降功率控制。5.55.55.55.5C66xC66xC66xC66xCorePacCorePacCorePacCorePac复位复位复位复位表5-2所示为C6678的复位类型,及其复位影响是局部的,还是全局的。5.65.65.65.6C66xC66xC66xC66xCorePacCorePacCorePacCorePac修订修订修订修订C66xCorePac的版本和修订可以在CorePac版本ID寄存器(MM_REVID,地址0x01810000h)中读到。更多资料请访问与非网德州仪器技术社区论坛第4444章系统互连对于TMS320C6678器件,C66x处理器核,EDMA3(EnhancedDirectMemoryAccess3)和系统外设通过两个转换结构互连,该转换结构考虑到了低延迟和数据在主从设备间的转换。该转换结构也考虑到主系统访问从系统时的无缝仲裁。4.14.14.14.1内部总线,桥和转换结构(内部总线,桥和转换结构(内部总线,桥和转换结构(内部总线,桥和转换结构(switchswitchswitchswitchfabricsfabricsfabricsfabrics))))在器件中存在两种总线:数据总线和配置总线。某些外设既有数据总线接口又有配置总线接口,而某些外设只有一种接口。此外,不同外设的总线接口位宽和速度是不同的。配置总线主要用来访问外设的寄存器空间,而数据总线主要用来数据传输。然而,在某些情况下,配置总线也可用来传输数据,同理,数据总线有时也可访问外设的寄存器空间。例如,DDR3存储控制寄存器可以通过数据总线接口访问。C66x处理器核、EDMA3以及各种系统外设可以分为两类模式:主模式和从模式。处于主模式时,就可以初始化系统的读写传输并且数据的传输不依赖EDMA3。而处于从模式时,数据的传输要依靠EDMA3。处于主模式的有EDMA3交通控制器,SRIO和EMAC。处于从模式的包括:SPI,UART和I2C。主从器件的通信有两种交换结构:数据交换结构和配置交换结构。数据交换结构即数据交换中央资源(SCR),是一种高吞吐量的内部互连,主要用于系统间的数据通信。数据SCR还可分为两个较小的SCR,一个通过256-bit数据总线互连超高速主从系统,可以运行在1/2DSP主频,另一个通过128-bit数据总线互连主从系统,可以运行在1/3DSP主频。如果外设与和SCR相连的本地总线宽度相匹配,就可以直接与数据SCR相连。而其它不匹配的外设与数据SCR相连时需要有桥连接。配置交换结构即配置交换中央资源,主要用来访问外设寄存器。配置SCR用运行在1/3DSP主频的32-bit配置总线来连接C66x处理器核和在数据交换结构上的主从设备。和数据SCR一样,某些外设也需要桥来连接配置SCR接口。桥有多种功能:�在配置总线和数据总线之间转换�外设总线位宽和SCR总线位宽的转换�外设总线频率和SCR总线频率的转换4.24.24.24.2数据转换结构连接数据转换结构连接数据转换结构连接数据转换结构连接连接的详细信息在下表中给出:更多资料请访问与非网德州仪器技术社区论坛更多资料请访问与非网德州仪器技术社区论坛4.34.34.34.3配置转换结构配置转换结构配置转换结构配置转换结构所有的主模式器件都可以通过配置转换结构访问从模式器件。4.44.44.44.4总线优先级总线优先级总线优先级总线优先级所有主模式外设交通优先级都在Teranet边界中定义。引进用户可编程优先级寄存器,用软件通过TeraNet配置数据交通优先级。注意数值越低,优先级越高:PRI=000b=紧急,PRI=111b=最低优先级。所有其它主模式器件都直接提供自己的优先级,不需要默认优先级设置。例如CorePacs,其优先级的设定通过软件设置UMC控制寄存器来完成。所有基于DMA打包的外设也有内部寄存器来定义其优先级。DMA打包的第二个端口是一个主模式端口,在IP中没有定义优先级的寄存器。这个端口通信的优先级由PKTDMA_PRI_ALLOC寄存器描述,如图4-1和表4-3。更多资料请访问与非网德州仪器技术社区论坛第二章DeviceDeviceDeviceDeviceOverviewOverviewOverviewOverview2.12.12.12.1芯片特性芯片特性芯片特性芯片特性2.22.22.22.2DSPDSPDSPDSP核概述核概述核概述核概述C66x
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