第六章(听课)-CMOS组合逻辑门的设计(朱平)

第6章CMOS组合逻辑门的设计CMOS组合逻辑门的设计.2本章重点•深入讨论CMOS逻辑系列——静态和动态、传输晶体管、无比和有比逻辑•优化逻辑门的面积、速度、能量或稳定性•低功耗高性能的电路设计技术CMOS组合逻辑门的设计.36.1引言•组合电路(非再生电路)的特点：任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式，不存在任何从输出返回至输入的连接。•时序电路(再生电路)的特点：输出不仅与当前的输入数据有关，也与输入信号以前的值有关，可以通过一个或多个输出连回到某些输入实现。包括：一个组合逻辑部分和一个能保持状态的模块，如：寄存器、计数器、振荡器和存储器。•评价一个逻辑门的设计指标：面积、速度、能量和功率。–不同的应用会有不同的重点指标Output=f(In)Output=f(In,PreviousIn)CombinationalLogicCircuitOutInCombinationalLogicCircuitOutInState(a)组合电路(b)时序电路CMOS组合逻辑门的设计.46.2静态CMOS设计•静态CMOS–每一时刻每个门的输出通过一个低阻路径连到VDD或Vss上–同时在任何时候该门的输出即为该电路实现的布尔函数值•动态CMOS–把信号值暂时存放在高阻抗电路节点的电容上–所形成的门比较简单且比较快速–对噪声敏感程度增加•本节讨论静态电路类型的设计：–互补CMOS–有比逻辑(伪NMOS和DCVSL)–传输管逻辑CMOS组合逻辑门的设计.56.2.1互补CMOS概念：•静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合•PUN和PDN网络是以相互排斥的方式构成的•在稳定状态时输出节点总是一个低阻节点VDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDN由PMOS管构成上拉网络：每当F(In1,In2,…InN)=1时，它将提供一条在输出和VDD之间的通路由NMOS管构成下拉网络：每当F(In1,In2,…InN)=0时，它将提供一条在输出和GND之间的通路CMOS组合逻辑门的设计.6在构成PUN和PDN网络时应当记住以下几点：•晶体管可以看成是由其栅信号控制的开关•PDN由NMOS器件构成，而PUN由PMOS器件构成。理由是NMOS管产生“强零”而PMOS管产生“强1”(b)利用NMOS和PMOS开关上拉一个节点VDD0CLVDDVDD|VTp|SDCLSDVGSVDD0VDDCL0VDD-VTnCLVDDVDDSDSDVGS(a)利用NMOS和PMOS开关下拉一个节点PDNPUN从放电的角度分析：从充电的角度分析：CMOS组合逻辑门的设计.7•NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作•PUN和PDN是对偶网络：上拉网络中并联的晶体管相应于在下拉网络中对应器件的串联，反之亦然。•互补门在本质上是反相的(NAND,NOR,XNOR)•实现一个具有N个输入的逻辑门所需要的晶体管数目为2N(a)串联(b)并联ABBAABBACMOS组合逻辑门的设计.8例6.1两输入NAND门ABF001011101110ABABABVDDBACMOS组合逻辑门的设计.9例6.2CMOS复合门的综合)CB(ADFDABCDABCVDD合成逻辑门的步骤：1.推导出下拉网络利用串联NMOS器件实现AND功能，并联NMOS器件实现OR功能2.利用对偶性推导出上拉网络将下拉网络拆解成子电路的较小网络来简化上拉网络推导SN1SN2SN3SN4CMOS组合逻辑门的设计.10互补CMOS门的静态特性ABABM1M2M3M4CintVGS1=VBVGS2=VA–VDS1DDSSBAF0.5m/0.25mNMOS0.75m/0.25mPMOSweakerPUN0123012①A，B:0→1②B=1，A:0→1③A=1，B:0→1①代表很强的上拉；②和③的PUN较弱②和③之间的差别主要来自于内部节点int的状态•DC电压传输特性与数据输入模式有关•噪声容限与输入模式有关CMOS组合逻辑门的设计.11互补CMOS门的传播延时•传播延时也取决于输入模式1.由低到高的翻转（PUN）2个P管都导通，延时为0.69(Rp/2)CL只有1个P管导通，延时为0.69RpCL2.由高到低的翻转（PDN）2个N管都导通，延时为0.69(2Rn)CL•增加串联的器件会使电路变慢，因而器件必须设计得较宽以避免性能下降•对于NAND门，NMOS器件设计成2倍宽，PMOS器件不变CLARnRpRpBRnCintBA图6.8两输入NAND门的等效RC模型CMOS组合逻辑门的设计.12例6.3延时取决于输入模式-0.500.511.522.530100200300400A=B=10A=1,B=10A=10,B=1time,psecVoltage,V输入数据模式延时(ps)A=B=0169A=1,B=0162A=01,B=150A=B=1035A=1,B=1076A=10,B=1572输入NAND门NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=10fF估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数据模式ABABVDDBACMOS组合逻辑门的设计.13•确定NAND和NOR门中晶体管的尺寸，使它的延时近似等于基本反相器的器件尺寸。CLBRnARpBRpARnCintBRpARpARnBRnCLCint22111122•由于PMOS器件的迁移率比NMOS器件低，利用NAND实现比用NOR实现更好。确定互补CMOS门中晶体管的尺寸NANDNORF=A+BF=A.B基本反相器的器件尺寸：NMOS=0.5m/0.25mPMOS=1.5m/0.25mCMOS组合逻辑门的设计.14假设所有的NMOS器件具有相同的尺寸，tpHL=0.69Reqn(C1+2C2+3C3+4CL)扇入的考虑CLAR5C3AR6BR7CR8DBC2CC1DR4R3R2R1F分布RC模型(Elmore延时)tpHL=0.69(R1·C1+(R1+R2)·C2+(R1+R2+R3)·C3+(R1+R2+R3+R4)·CL)注意：M1的电阻出现在所有项中，这使该器件试图最小化延时的时候显得尤为重要M1M2M3M4CMOS组合逻辑门的设计.15注意：应该避免扇入大于或等于4025050075010001250246810121416扇入的平方函数扇入的线性函数tp与扇入的关系•互补CMOS的缺点–晶体管数目为2N，明显增加了它的实现面积–互补CMOS门的传播延时随扇入数迅速增加•一个门的无负载本征延时在最坏情况下是扇入数的二次函数tpHLtpLHCMOS组合逻辑门的设计.16大扇入时的设计技术1.调整晶体管尺寸:加大晶体管的尺寸可以降低串联器件的电阻和减小时间常数。–当心“自载效应”：当负载电容主要是门自身的本征电容时，不会减小传播延时。–只有当负载以扇出为主时放大尺寸才起作用2.逐级加大晶体管尺寸–降低了起主要作用的电阻，同时使得电容的增加保持在一定的范围内–缺点：版图复杂InNCLC3C2C1In1In2In3M1M2M3MN分布RC线器件尺寸:M1M2M3…MN(最靠近输出的晶体管尺寸最小)CMOS组合逻辑门的设计.173.重新安排输入–关键信号和关键路径的概念关键信号：在所有输入中最后达到稳定值的一个输入信号；关键路径：决定一个结构最终速度的逻辑路径。–把关键路径上的晶体管靠近门的输出端可以提高速度C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcriticalpathcriticalpath10111101chargedchargedchargedchargeddischargeddischarged延时取决于CL,C1和C2放电所需要的时间延时取决于CL放电所需要的时间CMOS组合逻辑门的设计.184.重组逻辑结构–可能降低对扇入的要求，从而减少门的延时由于门的延时与扇入间的平方关系造成六输入NOR门速度极慢CMOS组合逻辑门的设计.19组合电路中的性能优化回顾：考虑性能反相器尺寸的确定•对于一个驱动负载CL的反相器链，它的最优扇出为f＝(CL/Cin)1/N–N是反相器链的级数，Cin是该链中第一个门的扇入电容•反相器的基本延时公式：tp=tp0(1+Cext/Cg)=tp0(1+f/)把前面的方法延伸来解决复杂逻辑电路•复合门的基本延时公式：tp=tp0(p+gf/)–f为等效扇出，又称为电气努力–p为该复合门和简单反相器的本征延时的比–g称为逻辑努力，表示一个门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少–为与工艺相关的比例系数CMOS组合逻辑门的设计.20例6.5复合门的逻辑努力gNAND=4/3，gNOR＝5/3ABABABAB2222Cg=4Cunit4411Cg=5CunitAA21Cg=3CunitABABACMOS组合逻辑门的设计.2101234567012345•直线的斜率就是该门的逻辑努力•它与纵轴的交点就是本征延时•可以通过调整等效扇出(调整晶体管尺寸)或通过选择具有不同逻辑努力的逻辑门来调整延时•门努力:h=fg归一化的延时扇出f延时与扇出的关系CMOS组合逻辑门的设计.22•一条通过组合逻辑块的路径的总延时：•运用第五章对反相器采用的类似步骤来决定这条路径的最小延时•这条路径的最小延时决定每一级应当具有相同的门努力•f1g1＝f2g2＝…＝fNgNN1jjjjp0N1jjp,pgfpttt＝复合门的路径延时CMOS组合逻辑门的设计.23路径逻辑努力G=gi路径的有效扇出(电气努力)F=CL/Cg1分支努力，考虑电路内部的逻辑扇出b=(Con-path+Coff-path)/Con-path路径分支努力B=biF=(fi/bi)=(fi)/B总路径努力H=hi=gifi=GFB使路径延时最小的门努力h=NH通过该路径的最小延时D=tp0(pj+N(NH)/)•对于逻辑链中的第i个门，可以得到其尺寸，1i1jjji11ibfgsgs＝CMOS组合逻辑门的设计.24例6.6确定组合逻辑延时最小时的尺寸等效扇出：F=CL/Cg1=5路径逻辑努力：G=1x5/3x5/3x1=25/9路径分支努力：B=1(无分支)总路径努力：H=GFB=125/9,于是最优的每个门的努力h=4H=1.93根据门的类型，扇出系数：f1=1.93,f2=1.93x3/5=1.16,f3=1.16,f4=1.93门的尺寸：a=f1g1/g2=1.16，b=f1f2g1/g3=1.34，c=f1f2f3g1/g4=2.601abcCL5CMOS组合逻辑门的设计.25思考题6.2确定反相器电路的尺寸OutCL123CMOS组合逻辑门的设计.26CMOS逻辑门中的功耗•器件尺寸——影响实际电容•输入和输出上升下降时间——决定了短路功耗•器件阈值和温度——影响漏电功耗•开关活动性–静态部分（只与逻辑电路拓扑结构有关）•逻辑功能•信号统计特性–动态部分（电路时序特性引起的）•动态或虚假翻转•降低开关活动性的设计技术–逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少毛刺CMOS组合逻辑门的设计.27•静态翻转概率–α01=Pout=0Pout=1=P0(1-P0)–假设输入是独立的并均匀分布，任意N个扇入的静态门–计算两输入静态NOR门的α01=3/16NNNNNNNN200101022221、逻辑功能思考题6.3N个扇入的XOR门假设N个输入的XOR门的输入互不相关且均匀分布，推导出开关活动性因子的表达式α01=1/4CMOS逻辑门中的功耗CMOS组合逻辑门的设计.