采样保持电路设计研究

北京工业大学硕士学位论文采样保持电路设计研究姓名：王龙伟申请学位级别：硕士专业：微电子学与固体电子学指导教师：董利民20090501采样保持电路设计研究作者：王龙伟学位授予单位：北京工业大学相似文献(10条)1.学位论文张耀忠PipelinedADC中高速采样保持电路的研究与设计2006采样保持(S/H)电路单元作为高速高分辨率流水线型模数转换器中的重要单元一直是研究者十分关注的重要内容。采样保持电路用于流水线型模数转换器的最前端，其信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率，同时也是采样保持电路性能评估的主要因素。这里基于SMIC．18gm，1.8V电源电压CMOS工艺，研究和设计一个适用于输入信号范围为1V，分辨率为10bit，转换速率为180MHz流水线型模数转换器中的采样保持电路。在输入满幅度，89.20MHz正弦波，时钟采样率为178.57MHz的条件下，为了使ADC得到9位有效精度，要求采样保持电路的SNR不小于59dB，ADC的SNR不小于56dB。论文介绍了采样保持电路在流水线型模数转换器中的功能和作用，概述了采样保持电路的基本理论，详细分析了采样保持电路采样模式和保持模式，在采样模式下，对电荷注入效应和开关电阻的非线性进行深入研究；在保持模式下，重点建立了输出信号建立时间的数学模型，并介绍了运算放大器的误差和一些常用的运算放大器结构。根据理论分析和系统要求设计采样保持电路，具体电路设计包括翻转式采样保持电路总体电路的设计和各模块电路设计：运算放大器，偏置电路，共模反馈电路，bootstrap开关和非交叠两相时钟，其中重点设计了增益增强型结构的运算放大器。电路设计完成后，进行了采样保持电路的版图设计。用Hspice对采样保持电路进行仿真，当建立精度小于0.5mV时，建立时间为1.67ns，验证了建立的数学模型的可行性。将采样保持电路单元应用到10位180MHz流水线型模数转换器中，在输入满幅度，89.20MHz正弦波，时钟采样率为178.57MHz的条件下，得采样保持电路的SFDR为77.3dB，ADC的SNDR为56.50dB，SNR为56.86dB，THD为-67.51dB，SFDR为69.82dB，结果显不设计的采样保持电路完全满足ADC的系统要求。2.期刊论文杨旭刚.李开航.周林兵.YANGXugang.LIKaihang.ZHOULinbing一种低功耗的13位100MS/s采样保持电路-现代电子技术2010,33(4)采用TSMC0.18μm1P6MCMOS工艺设计了一种高性能低功耗采样保持电路.该电路采用全差分折叠增益自举运算放大器和栅压自举开关实现.在3.3V电源电压下,该电路静态功耗仅为16.6mW.在100MHz采样频率时,输入信号在奈奎斯特频率下该电路能达到91dB的SFDR,其有效精度可以达到13位.3.学位论文王文平一种用于12位40MHz流水线ADC的采样保持电路的研究与设计2008目前流水线型ADC因其较高的速度、高精度和较低的功耗被广泛应用于各类便携式视频设备及无线通信设备中。而采样保持做为流水线型ADC的最前端部分，其速度、精度和功耗将决定着整体ADC的性能。因而研究设计好高速高精度采样保持电路对于设计流水线型ADC有着至关重要的作用。本文首先介绍了采样保持电路的工作原理、性能指标和误差来源，然后分别针对采样保持电路的各个关键模块做了详细的研究和分析。基于对采样保持的深入研究和探讨，最终我们的采样保持电路的设计方案如下：1、整体采样保持结构采用的是全差分的电容翻转式结构，这是因为全差分结构可以很好的抑制来自衬底的共模噪声，降低各种非线性因素引入的失真，其缺点是版图更复杂，且需要共模反馈电路来稳定输出共模，而电容翻转式结构有较小的噪声和功耗，并且电容翻转型结构没有电容匹配的问题，不会产生由于电容的不匹配而导致的增益误差；2、输入采样开关采用的是带哑元补偿管的栅压自举开关，减小了采样开关的导通电阻以及由于MOS开关导通电阻的非线性导致的采样非线性失真；3、做为采样保持电路核心的运算放大器，我们采用的是带增益提高辅助运放的折叠式共源共栅运算放大器，满足了对运放高增益、高带宽以及较小的功耗的要求。最后，我们使用XFAB公司的0.35μmCMOS工艺库，在Cadence环境下对整体电路和分块电路进行了仿真和分析。该电路在3V的电源电压下实现了40MHz采样频率，采样精度可达13位，完全适用于12位40MHz流水线型ADC的前端采样部分。4.期刊论文戴澜.姜岩峰.刘文楷.DAILan.JIANGYanfeng.LIUWenkai12位50MHz流水线ADC采样保持电路实现-微电子学2010,40(4)对采样保持电路进行研究,对增益提高的运算放大器进行2阶系统模拟,得到最佳设计参数;提出一种栅压自举开关电路结构;设计了一个用于12位50MHz流水线A/D转换器的采样保持电路.采用SMIC0.35μm混合CMOS工艺,对整个A/D转换器进行实现.测试结果表明,采样保持电路完全满足设计要求.5.期刊论文林佳明.戴庆元.谢詹奇.倪丹.LinJiaming.DaiQingyuan.XieZhanqi.NiDan一种用于高速ADC的采样保持电路的设计-半导体技术2008,33(2)设计了一个用于流水线模数转换器(pipelinedADC)前端的采样保持电路.该电路采用电容翻转型结构,并设计了一个增益达到100dB,单位增益带宽为1GHz的全差分增益自举跨导运算放大器(OTA).利用TSMC0.25μmCMOS工艺,在2.5V的电源电压下,它可以在4ns内稳定在最终值的0.05%内.通过仿真优化,该采样保持电路可用于10位,100MS/s的流水线ADC中.6.学位论文王波高速CMOSA/D转换器的设计研究2007随着数字通信系统的发展，高速数字处理系统对模拟信号和数字信号之间的转换要求越来越高。高速模数转换器已经成为当今模拟集成电路的研究热点。本文在对比分析各种高速CMOS模数转换器结构和特点的基础上，深入研究了采样保持的基本原理，对采样开关的沟道电荷注入、时钟馈通等非理想因素进行了理论分析，讨论了消除这些非理想因素的办法。在讨论了采样电容的选择和采样开关的优化设计之后，设计了一种用于10位分辨率，50MHz流水线ADC的全差分开关电容采样保持电路。该采样保持电路采用底极板采样技术。基于现代标准COMS技术，采用TSMC0.25um标准CMOS模型，在Cadence环境运用spectre仿真软件下得出，采样保持电路的输入范围为2V，建立时间为3.3ns．仿真证明电路能够很好的抑制各种非理想因素。采样保持电路中的运算放大器采用折叠共源共栅结构，该运放采用增益提高技术增加了直流开环增益，并保持了共源共栅运放在频率特性方面的优点。主运放采用开关电容共模反馈电路，辅助运放由于采用了单端输出结构而省去了共模反馈电路。仿真结果表明，在单电源电压下，运算放大器的直流开环增益为93.5dB，单位增益带宽为241MHz，相位裕度为68°，完全能够满足采样保持电路的要求。此外，对流水线型A/D转换器中动态比较器、时钟发生器、数字校正电路及版图原则方面也做了一定的研究。7.学位论文唐永建片上10位20兆赫兹流水线A/D转换器的设计2005在ADC电路中,采样保持电路(S/HCircuit)、运算放大器(Opamp)和比较器(Comparator)是最基本的单元电路.本文主要针对采样保持电路进行研究,并设计了一种高性能低功耗的CMOS运算放大器,使之能用于高速高精度A/D转换器中.它需要满足转换精度为10位、转换速率为20MHz的A/D转换器的要求,并尽量降低功耗和面积.所设计的ADC达到的主要性能指标为:在typical、slow、fast三种不同工艺条件下,采样频率为20MHz时,转换精度均能达到10bit,满足了设计要求.输入信号为4.125MHz的正弦波、采样频率为20MHz时,该ADC的SNDR达到了58dB.ADC的芯片面积为4mm2,在5V电源电压下的功耗仅为49mW,能应用于数码相机、数码摄像机、无线局域网、机顶盒及工业控制,适用于SOC的系统设计.8.期刊论文欧阳纯粹.吴玉广.OUYANGChun-cui.WUYu-guang适用于流水线ADC采样保持电路的设计-微计算机信息2008,24(28)文章介绍了一种适用于10位40MS/s流水线AID转换器的采样/保持(S/H)电路.整个电路的设计基于TSMC的0.25um工艺,在电源电压为2.5V的情况下,采样信号全差分幅度为1V.通过采用全差分flip-around结构,而非传统的电荷传输构架,因而在同等精度下,大大降低了功耗.为了达到高精度,高采样速率的要求,该S/H电路采用高增益,宽带宽的的两级运算放大器.9.学位论文赵利杰10位60兆采样每秒流水线结构模拟数字转换器2005本文中详细讲述了一个10位每秒60兆采样的模拟数字转换电路。整个ADC第一级采用3位分辨率，减小了电容匹配的要求，同时减小了后面几级对设计精度的要求。输入采用自举开关电路来减小信号的噪音。采样保持电路，采用开环采样模式，这样运算放大器就不需要在单位增益反馈时候稳定。电路中没有采用数字算法纠错，在输入1兆信号全速采样时候可以达到9位精度。整个ADC部分采用0．35微米，金属与金属之间作电容的工艺。工作电压范围可达到2．7至3．6伏。整个ADC芯片内核面积2．0平方毫米(不包括参考电压产生电路)。10.学位论文彭弢一种适用于视频处理的模数转换器2005本文在分析比较了各种模数转换器(ADC)的结构特点后,并通过在MATLAB下进行的流水线ADC的系统级仿真分析后,采用流水线结构完成了一个10位20兆赫兹采样频率的模数转换器的电路与版图设计,此电路是电视视频解码处理芯片的前级处理部分,完成模拟电视信号的采样功能.本设计为兼顾模数转换器的速度和精度,采用数字校正技术,以每级1.5位的9级流水线结构实现.输入端的采样保持电路和后续的级电路中的OTA输入输出共模电压均相同非常便于其作为流水线ADC的子模块使用,这得益于针对本课题指标所设计的折叠级联(foldedcascade)跨导运算放大器(OTA),采用该经过优化的OTA可以获得高速、高增益、大输出摆幅.在版图的设计中,针对OTA电路中的差分结构,其输入管采用对称交叉结构以减小工艺带来的失调误差.本文链接：授权使用：凤元杰(wfjxxy)，授权号：41b26302-65a5-49e6-b01d-9e6900dce8a1下载时间：2011年1月12日