清华大学数字大规模集成电路08-时序电路2

2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第1页Register时序参数注意：数据的上升和下降时间不同时，延时将不同DClkQDQClktc-qtholdTtsu2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第2页Latch时序参数DClkQDQClktc-qtholdPWmtsutd-qT注意：数据的上升和下降时间不同时，延时将不同2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第3页Latch和Register的Latency（tDQ）与Datatoclock时间的关系正电平灵敏Latch正沿触发Register＝＝正沿负沿tDCWtSUWtDCtSUtSUtDCtSU=tDQ=tDQ2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第4页比较精确的考虑建立时间（SetupTime）tD2CttttC2Q1.05tC2QtSutHClkDQ(b)(a)tc2q（时钟至输出时间）2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第5页Clk-QDelayTSetup-1TClk-QTimeSetupTime时钟到达前Latch的电路状态(Setup-1情形):DCNQMCPD1SMInv1Inv2TG1Timet=0ClockDataTSetup-12004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第6页Clk-QDelayTSetup-1TClk-QTimeTimet=0ClockDataTSetup-1SetupTime时钟到达前的电路状态(Setup-1情形)DCNQMCPD1SMInv1Inv2TG12004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第7页Clk-QDelayTSetup-1TClk-QTimeDCNQMCPD1SMInv1Inv2TG1Timet=0ClockDataTSetup-1SetupTime时钟到达前的电路状态(Setup-1情形)2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第8页Clk-QDelayTSetup-1TClk-QTimeDCNQMCPD1SMInv1Inv2TG1Timet=0ClockDataTSetup-1SetupTime时钟到达前的电路状态(Setup-1情形)2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第9页Timet=0ClockDataTSetup-1DCNQMCPD1SMInv1Inv2TG1SetupTime时钟到达前的电路状态(Setup-1情形)Clk-QDelayTSetup-1TClk-QTime2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第10页（2）定义tsu=min{tDC+f(tDC)}＝min{tDQ}Setup时间的三种定义方法（1）定义tsu为使寄存器出错的昀小Datatoclock时间（3）定义tsu为使ClocktoQ的时间增加一固定的百分比（5％）（ClocktoQ的时间及Setup时间与Clock及data变化的方向和斜率有关）tCQ=f(tDC)tDQ=tDC+tCQtCQ=f(tDC)2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第11页HoldTimeHold-1情形DCNQMCPD1SMInv1Inv2TG1Timet=0DataClockTHold-10Clk-QDelayTHold-1TClk-QTime2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第12页Clk-QDelayTHold-1TClk-QTimeTimet=0DataClockTHold-1HoldTimeHold-1情形DCNQMCPD1SMInv1Inv2TG102004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第13页Clk-QDelayTHold-1TClk-QTimeDCNQMCPD1SMInv1Inv2TG1Timet=0DataClockTHold-1HoldTimeHold-1情形02004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第14页Clk-QDelayTHold-1TClk-QTimeTimet=0ClockTHold-1DataHoldTimeHold-1情形DCNQMInv1Inv2CPD1SMTG102004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第15页Clk-QDelayTHold-1TClk-QTimeDCNQMCPD1SMInv1Inv2TG1Timet=0ClockTHold-1DataHoldTimeHold-1情形0⇒2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第16页确定传输门Latch的ClktoQ，Setup和Hold时间2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第17页真单相位时钟控制LatchTSPC（TrueSinglePhaseClocked）Latch）CLKInVDDCLKVDDInOutCLKVDDCLKVDDOut负电平latch（CLK=0时透明）正电平latch（CLK=1时透明）2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第18页时钟高电平时Latch(输出端有自锁结构)时钟高电平时Latch(输出端有自锁结构且带输出反相器)2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第19页时钟低电平时Latch(输出端有自锁结构且带输出反相器)时钟低电平时Latch(输出端有自锁结构）2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第20页单相位时钟控制方法(DECAlpha)2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第21页　　设计动态Latch要注意仔细设计尺寸及Clocking,例如在DEC的　　Alpha芯片中,　　　1.通过模拟Latch在各种不同情况组合(如时钟不同的上升和　　　　　下降时间、不同的电压、温度和工艺的极端情形）下的工作　　　　　来检查竞争情况　　　2.动态存储电容上的电荷会泄漏漏电，且漏电与温度有很大的关系。因此需要动态刷新。　　　　　　　　3.动态节点不应当浮空较长时间，必须刷新或者箝制到一个已　　　　　知的状态（电平）4.动态节点需要借助静态反相器进行隔离，或采用“伪静态”电路以提高抗噪声能力注意:2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第22页真单相钟控（TSPC）Latch的优缺点优点：（1）时钟为“真正”单相位。（2）可嵌入逻辑功能，因而在总体上（逻辑＋延时）可提高性能。缺点：（1）晶体管数目稍有增加。（2）时钟使输出节点浮空（高阻态）时，易受其它信号耦合的影响。（3）输出节点驱动传输门时会发生电荷分享。2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第23页嵌入逻辑功能的TSPCCLKInCLKVDDVDDQPUNPDNCLKVDDQCLKVDDIn1In1In2In2ANDLatch的例子Logic嵌入在Latch内2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第24页简化的TSPCLatchSplitOutputTSPC（分离输出TSPC）优点：减少了一个时钟控制管，同时也减少了时钟负载。缺点：内部节点电平不是全摆幅。2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第25页TSPC寄存器的构成：CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M4（1）由正电平Latch和负电平Latch（主从Latch）级连直接构成（2）由TSPCLatch+动态电路构成正沿触发的寄存器2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第26页TSPCLatch+动态电路构成的寄存器建立时间、维持时间、延迟时间CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M42004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第27页TSPC边沿触发寄存器的尺寸设计＝0CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M4＝1＝1解决办法：加大动态电路的相对强度，使Y的放电远快于Q2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第28页TSPC边沿触发寄存器（正沿触发的寄存器与负沿触发的寄存器）正沿触发的寄存器负沿触发的寄存器VDDVDDVDDQDφφφφVDDVDDVDDQDφφφφ2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第29页运用Split-out的正沿触发寄存器VDDVDDVDDQDφφ采用Split-out的正沿触发寄存器可以达到几乎与TSPC正沿触发寄存器相同的速度，但却大大减少了时钟负载（２个时钟连接而不是４个）。对于采用许多寄存器的电路例如大的移位寄存器，减少时钟负载十分重要。2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第30页C2MOS（时钟控制CMOS）Latch/Register:QCL1CL2M1DM3CLKM4M2CLKVDDXMasterStageM5M7CLKCLKM8M6VDDSlaveStage可加入保持器（Keepers）使电路成为伪静态（pseudo-static）2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第31页与传输门相比较的优点：MOSC2对传输门，不论其输出端是0还是1，输出端数据能被Latched而不发生变化的条件是：P管和N管必须同时关闭，只要有一个管子不关闭（例如由于Skew造成P管和N管同时导通），则输出端就会受输入端的影响。Φ,而对于（例如当N管接而P管接时）在输出为0时，只有当时才有可能使输出从0变为1，而时没有关系，即N管的导通不会影响输出端的0值。在输出为1时，只有当时才有可能使输出从1变为0，而时没有关系，即P管的导通不会影响输出端的1值。Φ0=Φ1=Φ0=Φ1=ΦMOSC2ΦΦΦM1DM3M4M2VDDΦTG1DQQΦΦ2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第32页C2MOS（ClockedCMOS）构成Latch/RegisterM1DQM3CLKM4M2CLKVDDCL1XCL2MasterStageM5M7CLKCLKM8M6VDDSlaveStage可以引入保持器（Keepers）使电路成为“伪静态”主Latch时钟控制三态缓冲器（）MOSC2用主从的三态缓冲器构成register。（以正沿触发为例）当Clk=0时，前一个Latch处于求值，后一个Latch处于维持，输出与输入切断，输出Q保持原先值；当Clk=1时，前一个Latch处于维持，后一个Latch处于求值，前一个Latch锁存的值传送到输出端。比起传输管为基础的单元来，C2MOS具有较少的接触孔，因而它的版图紧凑。驱动MOS管的栅极_2004－12－8清华大学微电子所《数字大规模集成电路》周润德第8章（2）第33页只要时钟上升下降时间足够快，寄存器对于时钟（Clk与-Clk）的重迭是不灵敏的。因为事实上是由两个“反相器”构成的，信号从输入直接传播到输出要求一个上拉之后接一个下拉或反之。（以正沿触发主从寄存器、Clk领先Clk为例）（1）Clk与－Clk重迭=０，即０－０重叠，此时主Latch可以接受输入D的1至0的变化，即X处可以发