CMOS反相器版图设计说明

..word版本成绩评定表学生姓名班级学号7专业课程设计题目CMOS反相器评语组长签字：成绩日期20年月日..word版本课程设计任务书学院信息科学与工程学院专业学生姓名班级学号课程设计题目CMOS反相器实践教学要求与任务:1.用tanner软件中的S-Edit编辑CMOS反相器。2.用tanner软件中的TSpice对CMOS反相器电路进行仿真并观察波形。3.用tanner软件中的L-Edit绘制CMOS反相器版图，并进行DRC验证。4.用tanner软件中的TSpice对版图电路进行仿真并观察波形。5.用tanner软件中的layout-Edit对电路网表进行LVS检验观察原理图与版图的匹配程度。工作计划与进度安排:第一周周一：教师布置课设任务，学生收集资料，做方案设计。周二：熟悉软件操作方法。周三~四：画电路图周五：电路仿真。第二周周一~二：画版图。周三：版图仿真。周四：验证。周五：写报告书，验收。指导教师：201年月日专业负责人：201年月日学院教学副院长：201年月日..word版本目录目录.............................................................III1.绪论.............................................................11.1设计背景....................................................11.2设计目标....................................................12.CMOS反相器.......................................................22.1CMOS反相器电路结构..........................................22.2CMOS反相器电路仿真..........................................32.3CMOS反相器的版图绘制........................................42.4CMOS反相器的版图电路仿真....................................42.5LVS检查匹配.................................................5总结...............................................................7参考文献............................................................8附录一：原理图网表..................................................9附录二：版图网表...................................................10..word版本1.绪论1.1设计背景Tanner集成电路设计软件是由TannerResearch公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。L-EditPro是TannerEDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-EditPro包含IC设计编辑器(LayoutEditor)、自动布线系统(StandardCellPlace&Route)、线上设计规则检查器（DRC）、组件特性提取器（DeviceExtractor）、设计布局与电路netlist的比较器(LVS)、CMOSLibrary、MarcoLibrary，这些模块组成了一个完整的IC设计与验证解决方案。L-EditPro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。1.2设计目标1.用tanner软件中的原理图编辑器S-Edit编辑CMOS反相器电路原理图。2.用tanner软件中的TSpice对CMOS反相器进行仿真并观察波形。3.用tanner软件中的L-Edit绘制CMOS反相器版图，并进行DRC验证。4.用tanner软件中的TSpice对CMOS反相器的版图电路进行仿真并观察波形。5.用tanner软件中的layout-Edit对CMOS反相器进行LVS检验观察原理图与版图的匹配程度。..word版本2.CMOS反相器2.1CMOS反相器电路结构CMOS反相器可以说是最常用的基本功能电路之一了，广泛应用于数字逻辑电路电路设计中。在本次课程设计中，使用tanner软件中的原理图编辑器S-Edit编辑CMOS反相器电路原理图。详细描述各MOS管中栅、源、漏及衬底的详细连接方式。其中原理图如图2.1.1。图2.1CMOS反相器的原理图..word版本2.2CMOS反相器电路仿真使用TSpice对原理图进行仿真。首先，生成电路网表，如图2.2.1。图2.2生成原理图电路网表给CMOS反相器的输入端加入CP激励信号，信号D端加入信号。仿真中高电平为Vdd=5V，低电平为Gnd，并添加输入输出延迟时间。进行仿真，输出波形。波形图如下图2.2.2。图2.3CMOS反相器输入输出波形图..word版本2.3CMOS反相器的版图绘制用L-Edit版图绘制软件对CMOS反相器电路进行版图绘制，版图结果如图2.3.1。图2.4CMOS反相器电路版图进行DRC检测，检测是否满足设计规则。如图2.3.2。图2.5DRC验证结果2.4CMOS反相器的版图电路仿真同原理图仿真相同，首先生成电路网表。如图2.4.1。..word版本图2.6生成版图电路网表添加激励、电源和地，同时观察输入输出波形，波形如图2.4.2。图2.7CMOS反相器电路版图输入输出波形图CMOS反相器电路的版图仿真波形与原理图的仿真波形，基本一致，并且符合输入输出的逻辑关系，电路的逻辑设计正确无误。2.5LVS检查用对CMOS反相器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，观察输出结果检查CMOS反相器电路原理图与版图的匹配程度。..word版本首先导入网表，如下图图2.8。图2.8导入网表输出结果如图2.5.2。图2.9电路LVS检查匹配图..word版本网表匹配，设计无误。总结通过两周的课程设计学习，综合运用所学的知识完成了设计任务。使我更进一步熟悉了专业知识，并深入掌握仿真方法和工具、同时为毕业设计打基础的实践环节。进一步熟悉设计中使用的主流工具，学习了良好的技术文档撰写方法；了解后端设计；加深综合对所学课程基础知识和基本理论的理解好掌握，培养了综合运用所学知识，独立分析和解决工程技术问题的能力；培养了在理论计算、制图、运用标准和规范、查阅设计手册与资料以及应用工具等方面的能力，逐步树立正确的设计思想。通过对典型IC集成电路的原理图和版图的绘制及仿真，对模拟电路的工作原理有了进一步的了解。再借助tanner软件模拟电路的原理图绘制及其版图生成，熟悉了tanner在此方面的应用，以增强计算机辅助电路模拟与设计的信心。..word版本参考文献..word版本附录一：原理图网表*SPICEnetlistwrittenbyS-EditWin327.03*WrittenonJul4,2013at20:59:07.includeC:\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md.tran/op10n400nmethod=bdf.printtranv(in)v(out)*Waveformprobingcommands.probe.optionsprobefilename=inv.dat+probesdbfile=C:\Users\Administrator\Desktop\tanner\inv\inv.sdb+probetopmodule=inv*Maincircuit:invM1outinGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM2outinVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uv3VddGnd5.0v4inGndpulse(0.05.0010n10n100n200n)*Endofmaincircuit:inv..word版本附录二：版图网表*CircuitExtractedbyTannerResearch'sL-EditVersion9.00/ExtractVersion9.00;*TDBFile:C:\Users\Administrator\Desktop\tanner\inv\jianghailong.tdb*Cell:Cell0Version1.08*ExtractDefinitionFile:..\LEdit90\Samples\SPR\example1\lights.ext*ExtractDateandTime:07/04/2013-20:58.includeC:\Users\Administrator\Desktop\tanner\TSpice70\models\ml2_125.md*Warning:LayerswithUnassignedAREACapacitance.*PolyResistorID*Poly2ResistorID*NDiffResistorID*PDiffResistorID*PBaseResistorID*NWellResistorID*Warning:LayerswithUnassignedFRINGECapacitance.*PadComment*Poly1-Poly2CapacitorID*PolyResistorID*Poly2ResistorID*NDiffResistorID