Quartus_II_90基本设计流程_verilogHDL（PPT44页)

QuartusII基本设计流程Stp1：建立工作库文件夹Stp2：输入设计项目原理图/VerilogHDL代码Stp3：存盘，注意文件取名Stp4：创建工程Stp5：启动编译Stp6：建立仿真波形文件Stp7：仿真测试和波形分析Stp8：引脚锁定并编译Stp9：编程下载/配置Stp10：硬件测试st1：建立工作库文件夹（1）新建一个文件夹：例如：在D盘建立文件夹mux21a（即D：\mux21a)(2)编辑设计文件并保存：FILE-NEW,选择VerilogHDLFileNew窗口stp2.编辑设计文件stp3存盘存盘输入2选1多路数据选择器的VerilogHDL程序，FILE-SAVEAS(以模块名为文件名保存在D：\mux21a下(或你所建立的目录下)选择“是”可自动进入下一个阶段—创新工程选择“否”则保存文件不进入创建工程的阶段stp4.创建工程•FILE-NEWPROJECTWIZARD1说明创建工程向导所做的事2工程路径工程名顶层实体名3工程中使用的文件选择目标器件45使用其他EDA工具这里全为空6显示刚才的所有设置stp5.启动全程编译•Processing-StartCompilation或单击此按钮•有错修改，再编译直到编译成功。stp6.建立仿真波形文件（1）打开波形编辑器File-Newstp7.仿真测试和波形分析（2）设置仿真时间Edit-EndTimestp7.仿真测试和波形分析（3）波形文件存盘File-Saveas文件名按照默认即可（4）将实体中的端口选入View-Utilitywindows-NodeFinder若单击List没有实体的端口出现请查看1.当前工程是否正确2.是否设计修改后没有再次编译鼠标全选拖入stp7.仿真测试和波形分析stp7.仿真测试和波形分析-设置a端口为周期为500ns的时钟信号（5）编辑输入波形1鼠标单击此处，选中端口a全部时间域2单击此处打开，时钟窗口3stp7.仿真测试和波形分析-设置b端口为周期为200ns的时钟信号（5）编辑输入波形使用上面同样方法设置b端口为周期为200ns的时钟信号stp7.仿真测试和波形分析-设置端口s的输入波形1.保证光标处于选时间域状态2.光标拖动选中s端口的一段时间域3.单击此处，使其位高电平stp7.仿真测试和波形分析•输入波形设置如下图：（不设置输出端口）stp7.仿真测试和波形分析（6）启动仿真器Processing-StartSimulation或单击此按钮(7)观察仿真结果符合逻辑电路的输出，证明电路设计正确S为高电平，y输出a端的低频信号S为低电平，y输出b端的高频信号stp8.引脚锁定并编译•规划：–自己选择电路模式：建议选择模式5–两个时钟的输入分别作为a，b端口的输入：clock0连接a输入端256hz，clock5连接b输入接1024Hz–s端口可连接到一个按键，键1–输出端y接SPEAKER–在发给大家的资料中，实验电路结构图NO.5中找出图中对应的信号名：键1对应PIO0–在发给大家的芯片引脚对照表中查找图中这些信号名所对应的目标芯片的引脚号扫描显示电路原理图模式5实验电路图查表举例stp8.引脚锁定并编译查表举例选择实验板上插有的目标器件目标器件引脚名和引脚号对照表键1的引脚名键1的引脚名对应的引脚号stp8.引脚锁定并编译123所设计电路端口实验结构图中信号名目标器件引脚号a端口clock0152b端口clock5150s端口PIO018y端口SPEAKER164查图和查表的结果stp8.引脚锁定并编译stp8.引脚锁定并编译1.选择Assignments-AssignmentEdit23鼠标双击此处，选择端口4加入所有引脚5输入引脚号stp8.引脚锁定并编译•保存并再编译也可使用工具栏中的按钮进行编译Tools-programmer或按确认硬件设置:如果HardwareSetup为NoHardware，先接上USB下载线，打开电源，然后按下述操作即可12stp9.编程下载/配置3stp10硬件测试•按下和松开键1，SPEAKER会发出不同的尖叫声，证明电路运行正确。附1：全程编译前约束项目设置•选择配置器件的工作方式•Assignments-settings:选择Device•单击Deviceandpinoptions按钮配置失败，自动重新配置选择配置器件和编程方式配置模式配置器件产生压缩文件用于下载闲置引脚的状态设置双目标端口设置附2：功能仿真1.Processing-GenerateFunctionalSimulationNetlist2.Assignments-settings:Simualtorsettings:Simulationmode:Functional3.Simulationinput:确定矢量文件4.Processing-startsimulation附3：RTL图观察器使用•Tools—NetlistViewers:RTLViewer•RTL电路简化：右击该模块-Filter-sources或DestinationsCLOCK0CLOCK2CLOCK5CLOCK9目标芯片FPGA/CPLDHEXPIO2PIO3PIO4PIO5PIO7PIO6D1D2D3D4D5D6D7D8D16D15D14D13D12D11数码1数码2数码3数码4数码5数码6数码7数码8NO.0SPEAKER扬声器实验电路结构图译码器译码器译码器译码器译码器译码器译码器译码器PIO15-PIO12PIO11-PIO8PIO7--PIO2HEX键1键2键3键4键5键6键7键8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16CLOCK9CLOCK5CLOCK2CLOCK0SPEAKER扬声器NO.1PIO11-PIO8PIO15-PIO12PIO48PIO49D15D16HEXHEXPIO32PIO33PIO34PIO35PIO36PIO37PIO38PIO39D1D2D3D4D5D6D7D8实验电路结构图译码器译码器译码器译码器FPGA/CPLD目标芯片12345678PIO3-PIO0PIO7-PIO4HEXHEX键1键2键3键4键5键6键7键8PIO39-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16NO.3实验电路结构图译码器译码器译码器译码器译码器译码器译码器译码器D9D16D15D14D13D12D11D10D8D7D6D5D4D3D2D1PIO8PIO9PIO10PIO11PIO12PIO13PIO14PIO15SPEAKER扬声器12345678目标芯片FPGA/CPLDPIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7键1键2键3键4键5键6键7键8PIO15-PIO8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16CLOCK9CLOCK5CLOCK2CLOCK0PIO8D11D12PIO9D13PIO10D14PIO11D15PIO12PIO13D16D6D5D4D3D2D1D7D8)(12345678实验电路结构图NO.6目标芯片FPGA/CPLD扬声器SPEAKERPIO3-PIO0PIO7-PIO4HEXHEXPIO16PIO13-PIO8PIO23PIO22PIO21PIO20PIO19PIO18PIO17直接与7段显示器相接PIO46-PIO40PIO38-PIO32PIO30-PIO24PIO22-PIO16PIO46-PIO40接g,f,e,d,c,b,aPIO38-PIO32接g,f,e,d,c,b,aPIO30-PIO24接g,f,e,d,c,b,a七段PIO22-PIO16接g,f,e,d,c,b,a键1键2键3键4键5键6键7键8CLOCK9CLOCK5CLOCK2CLOCK0D16D15D14D13D12D11D9D8PIO47D7PIO46D6PIO45D5PIO44D4PIO43D3PIO42D2PIO41PIO40D1NO.7实验电路结构图SPEAKER扬声器FPGA/CPLD目标芯片12345678PIO0PIO2PIO3PIO4PIO5PIO6PIO7单脉冲单脉冲单脉冲键1键2键3键4键5键6键7键8PIO47-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译码器CLOCK9CLOCK5CLOCK2CLOCK0FPGA/CPLDPIO10串行输入脉冲D16D15D1487654321NO.8实验电路结构图SPEAKER扬声器目标芯片PIO39-PIO36PIO43-PIO40PIO47-PIO44预置串行输入数DCBADCBAD1D2D3D4D5D6D7D8译码器译码器译码器单脉冲HEXHEXHEX单脉冲PIO9PIO11PIO8PIO15-12PIO7-4PIO3-0HEXHEX键1键2键3键4键5键6键7键8