VIVADO设计工具使用方法

硬件部Vivado使用方法一、软件安装二、建立工程三、建立仿真环境四、为工程添加约束五、综合、布局布线和生成bit文件六、debug一、软件安装一、软件安装一、软件安装一、软件安装一、软件安装二、建立工程二、建立工程二、建立工程二、建立工程二、建立工程二、建立工程添加一个模块设计二、建立工程添加模块设计后，在设计区域提示添加IP，点击“addIP”添加IP或者点击工具栏图标添加添加IP二、建立工程在IP搜索栏输入Ipcore的名称可以帮助我们快速找到需要添加的IPcore二、建立工程添加IPcore后工具自动提示添加外设连线，可以根据工具提示自动完成模块之间的连接。二、建立工程对外部的接口和总线可以点击模块总线接后，拖动一下，然后点击右键，选择makeexternal为总线提供外部端口，选择creatport为总线或者单个信号线添加外部接口。二、建立工程完成模块化设计后，点击validatdesign快捷工具图标对设计进行错误检查二、建立工程为工程添加HDL代码，点击Addsource添加hdl文件二、建立工程添加HDL文件时可以选择creat一个新的文件也可以add一个本地已经写好的HDL代码二、建立工程Creat一个新的模块，需要在对话框内添加模块名称，并且可以选择性的在下面添加主要的端口名称和属性二、建立工程当模块化设计完成后，如果此模块仅是一个工程中的子模块，我们需要将模块化设计的模块creat出一个HDL文件，然后添加到工程文件下面，并在顶层中调用此模块三、建立仿真环境在对设计好的工程进行仿真的时候可以使用vivado自带的仿真工具仿真也可以使用第三方仿真工具仿真。使用vivado自带仿真工具仿真时只需要编写测试激励就可以直接利用vivado进行仿真。当使用modelsim等第三方仿真工具仿真时，我们需要提前对xilinx的仿真库进行编译。在vivado中编译仿真库和ISE稍有不同，ISE提供的可视化的库文件编译环境，而在vivado设计环境下，编译仿真库需要使用TCL脚本进行编译。三、建立仿真环境在tcl命令窗口，我们敲入help可以获得关于vivado软件操作的帮助说明。此时我们先输入help，然后在给出的帮助主题中选择simulation主题继续查找帮助。在simulation主题下给出的帮助包括添加文件，编译仿真库和配置编译仿真文件等等多个帮助主题，我们选择编译仿真库主题。三、建立仿真环境输入帮助命令后，vivado将在提示栏给出详细的库文件编译命令和需要编译的所有xilinx库文件名等信息。我们可以根据需求进行库文件编译，例如如下编译方式：compile_simlib-directoryC:/Xilinx_vivado/XLX_LIB_FOR_MODELSIM/VIVADO_2014-simulatormodelsim-familyzynq-familyvirtex7-familykintex7-familyartix7-libraryall-languageall三、建立仿真环境在完成库文件编译后，我们就可以对modelsim的配置文件根据库文件编译的结果进行修改，将modelsim中配置文件增加xilinx库名称和库文件路径。在编译完成仿真库后，使用vivado调用modelsim的方式进行仿真，需要在vivado软件中指定仿真工具和仿真库文件的路径。也可以自己编写脚本利用脚本启动modelsim进行仿真。三、建立仿真环境Vivado调用modelsim仿真时，指定仿真工具所在的路径三、建立仿真环境对仿真工具和仿真库文件路径进行设定三、建立仿真环境完成库文件编译和对vivado的设置后，可以点runsimulation并选择需要的仿真方式对自己的设计代码进行仿真验证四、为工程添加约束1、使用xdc文件添加约束2、使用vivado提供的约束工具添加约束1、使用XDC文件添加约束当所有功能模块的文件的代码编写完成后我们需要对我们的设计添加各种约束文件，约束文件包括管教约束，时序约束和区域约束。添加约束文件可以通过直接编写约束文件完成也可以利用vivado提供的添加窗口完成。1、使用XDC文件添加约束添加约束文件可以选择creat一个新的约束文件也可以选择添加原有约束文件1、使用XDC文件添加约束添加好文件后，可以打开文件进行编辑，进行时序约束、管脚约束和区域约束2、使用软件约束工具添加约束Vivado除为我们提供了添加约束文件的方法来为工程添加约束外，还提供了窗口界面操作的办法来提供约束，我们可以通过点击implementationdesign下面的各个功能按钮来添加约束。2、使用软件约束工具添加约束1）添加时序约束2、使用软件约束工具添加约束1）添加时序约束2）添加管脚约束2、使用软件约束工具添加约束2、使用软件约束工具添加约束2）添加管脚约束2、使用软件约束工具添加约束3）添加区域约束五、综合、布局布线和生成bit文件当完成代码和必要的约束后，我们就可以开始进行编译综合和实现了。完成这些只需要按照vivado开发工具提供的流程逐步进行即可。也可以通过TCL脚本输入命令控制。六、debug在对程序进行debug时，vivado为我们提供了ILA工具，他和ISE下的chipscope同样可以用JTAG的方式让我们看到芯片内部的信号。他的启动方式和使用方法和chipscope略有不同。ILA工具允许我们在代码中标注debug时观测的信号，在代码中声明为”DEBUG”,即使没有连接到其他模块，也不会被优化掉。这样方便我们添加和找到需要观察的信号。ILA也可以和chipscope一样在完成综合后，查找信号并添加到ILA中。除此之外ILA可以允许添加多个采样时钟，对不同组观测信号一起在vivado下编译。这样可以提高debug时的工作效率。六、debug启动代码模块，并搜索关键字，将关键字插入代码中。六、debug启动setupdebug六、debug被标注debug关键字的信号将出现在这个对话框内。如果我们漏填信号或者多填了信号我们可以点击add/removenets按钮，在弹出的对话框内继续对debug信号进行编辑。对符合的信号我们需要选定采样时钟。六、debug六、debug完成信号添加后，我们点击完成可以vivado下继续对ILA进行编辑，此时我们可以选择添加多个ILA模块，每个ILA的模块可以选择不同的采样时钟，除此之外，我们还可以在给出的原理图中对信号进行debug的标注。六、debug六、debug六、debug六、debug