《CMOS集成电路闩锁效应》第三章课件

1《CMOS集成电路闩锁效应》讲义测量方法PNPN物理分析NPN物理分析目录2《CMOS集成电路闩锁效应》讲义TLP测量方法Vin衰减器电阻50ohm的传输线L器件AVVhVt1It2VIVt2It1ABCDTLPG的简单原理简图TLP脉冲和典型的TLPIV曲线TLPG（TransmissionLinePulseGenerator）是传输线脉冲发生器的简称。业界通常把利用TLPG系统测试所得的器件IV曲线称为TLPIV曲线。3《CMOS集成电路闩锁效应》讲义直流测量方法VDDId①②③④输入VSSVDD输出(a)RpRnVDDPNPNPNVSS(b)P-subn+p+n+p+p+n+NWPWRnRpIdId1.两端接法的测量方法是VSS端接地，VDD端接电源。2.当VDD端的电压大于该PN结的击穿电压时，寄生PNPN结构会被触发，从而测得寄生PNPN结构从截止状态到正向有源再到截止状态的整个过程的IV曲线。4《CMOS集成电路闩锁效应》讲义直流测量方法当VDD电压小于该PN结的击穿电压时，VDD与VSS之间的电流等于该反偏PN结的反向漏电流，漏电流很小。当VDD电压大于等于该PN结的击穿电压时，VDD与VSS之间的电流等于该反偏PN结的击穿电流Id，电流Id很大，Id流经NW的等效电阻Rn和PW的等效电阻Rp，并形成压降导致寄生PNP和寄生NPN导通。RpRnVDDVSSPNPNPNRn压降导致PNP发射结正偏，PNP导通Id流过Rn引起压降Id*RnIdIdRp压降导致NPN发射结正偏，NPN导通Id流过Rp引起压降Id*RpRpRnVDDVSSPNPNPNRn压降导致PNP发射结正偏，PNP导通In流过Rn引起压降In*RnIpInRp压降导致NPN发射结正偏，NPN导通Ip流过Rp引起压降Ip*Rp(b)(a)5《CMOS集成电路闩锁效应》讲义直流测量方法RpRnVDDPNPNPNVSS(b)IdVpPWVSSVDDn+p+n+p+n+p+Rp(a)NWPsubRn负向激励电压VnVp负向激励电压VnIdVnIn①②③④(a)(b)VnIp①②③④加载负向激励电压触发，调节Vn从0V逐渐向负向不断变得更负，可以测量到PNPN结构从截止状态到触发状态变化过程的电流电压关系。当PNPN结构被触发后，调节Vn从负电压逐渐向正电压不断变大，可以测量到PNPN结构从触发状态到截止状态变化过程的电流电压关系。6《CMOS集成电路闩锁效应》讲义直流测量方法RpRnVDDPNPNPNVSS(b)IsVnPWVSSVDDn+p+n+p+n+p+Rp(a)NWPsubRn正向激励电压VpVn正向激励电压VpIsVpIp①②③④(a)(b)VpIn①②③④加载正向激励电压触发，调节Vp从0V逐渐向正向不断变大，可以测量到PNPN结构从截止状态到触发状态变化过程的电流电压关系。当PNPN结构被触发后，调节Vp从正电压逐渐向负电压不断变小，可以测量到PNPN结构从触发状态到截止状态变化过程的电流电压关系。7《CMOS集成电路闩锁效应》讲义(a)VDDRnNPNRpPNPVSSVDDVSSp+NWPWn+(b)(c)p+NWPWVDDRnVSSn+NWPWRpCMOS反相器中的PNPN结构PNPN的工作状态：由于寄生NPN和PNP相互耦合形成正反馈回路，导致PNPN结构电性极不稳定，它具有两个不同的状态，一个是高阻阻塞态，另外一个是低阻闩锁态。高阻阻塞态：PNPN结构的初始状态是高阻阻塞态，此时它不会漏电流很小，漏电流相对于NW与PW之间反偏PN结的漏电流。低阻闩锁态：芯片可能会受到各种各样的激励，在特定的激励条件下，寄生的PNPN结构可能会脱离高阻阻塞态进入危险的低阻闩锁态，低阻闩锁态就是在电源VDD和地VSS之间产生低阻通路从而形成大电流或者电过载使芯片产生永久性的破坏，或者引起系统错误。8《CMOS集成电路闩锁效应》讲义p+NWPWVDDRnRpVSSn+NWPWI1(a)(b)(c)VIIt2VhVt1Vt2ABCDVDDIIt2Vt2ABCDVVt1VhCMOS反相器中的PNPN结构当加载在VDD脉冲电压Vt1时，PNPN结构会一直处于高阻阻塞态，它的电流是NW和PW之间PN结的反向偏置漏电流，漏电流非常小。当加载在VDD脉冲电压Vt1时，PNPN导通并表现为负阻态(曲线的斜率DI/DV0)，PNPN的电流随着脉冲电压的降低而升高。导通后，PNPN的工作状态进入BC段，Vt1实际是NW和PW之间的PN结产生雪崩击穿的电压，雪崩击穿电流经过Rn和Rp形成正反馈，使PNPN保持导通工作在低阻闩锁态。当加载在VDD脉冲电压Vt2时，PNPN工作状态进入CD段，C点Vt2为热击穿的临界点，寄生的双极型晶体管由热平衡状态转入非热平衡状态，激发大量热电子IV曲线表现负阻态，温度继续升高，直至PNPN结构永久性损坏。9《CMOS集成电路闩锁效应》讲义NPN的高阻阻塞态和低阻闩锁态NPN的工作状态：由于NMOS自身寄生的NPN也会形成正反馈回路，导致该结构的NPN电性不稳定，它也具有两个不同的状态，一个是高阻阻塞态，另外一个是低阻闩锁态。高阻阻塞态：NPN的初始状态是高阻阻塞态，当它处于高阻阻塞态时漏电流非常小，漏电流相当于漏端与PW之间反偏的PN结漏电流。低阻闩锁态：芯片可能会受到各种各样的激励，在特定的激励条件下，NMOS寄生的NPN结构可能会脱离高阻阻塞态进入危险的低阻闩锁态，与PNPN结构类似NPN会在电源电压VDD和地端VSS线产生低阻通路从而产生大电流，使芯片产生永久性的破坏，或者引起系统错误。(b)VDDVSSn+PWn+(c)VDDRpNPNVSSPWPsubVSSVDDn+p+n+Rp(a)10《CMOS集成电路闩锁效应》讲义NPN的TLPIV曲线当加载在VDD的脉冲电压≤Vt1时，NPN会一直处于高阻阻塞态，它的电流是二极管的反向偏置漏电流，漏电流非常小。当加载在VDD的脉冲电压Vt1时，NPN开启表现为负阻态，电流随着VDD电压的减低而升高。NPN开启后进入BC段，并形成正反馈回路，NPN工作在低阻闩锁态，电流随着电压升高而升高。当加载在VDD的脉冲电压Vt2时，NPN的IV曲线进入CD段，C点Vt2为热击穿的临界点，热击穿的原理跟PNPN结构是一样的，寄生的双极型晶体管由热平衡状态转入非热平衡状态，激发大量热电子I-V曲线表现负阻态，温度继续升高，直至NPN永久性损坏。RpVSSn+n+PWI1VDD(a)(b)(c)VIIt2VhVt1Vt2ABCDVDDIIt2Vt2ABCDVVt1Vh