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当前位置:首页 > 财经/贸易 > 资产评估/会计 > 五邑大学2018计算机组成原理试卷A含答案
第1页共5页五邑大学试卷参考答案及评分标准(A卷)学期:2018至2019学年度第1学期课程:计算机组成原理课程代号:0800200使用班级:2017级计算机专业各班一、正误判断题(10小题,每小题1分,共10分)1.×加法器采用先行进位(并行进位)的目的是增加加法器的功能。2.√指令译码器对指令中的操作码字段进行译码。3.×计算机在运算过程中最高位产生了进位或借位称为溢出。4.×SRAM和DRAM都可以用作Cache。5.×计算机操作的最小时间单位是机器周期。6.√计算机硬件能直接执行的语言是机器语言。7.√机器的减法运算是补码加法实现的。8.×在机器浮点加法运算中,为了保证精度,大阶码向小阶码对齐。9.√在微指令编码表示法中,只有相斥的微命令才能放在同一分组中。10.×在计算机系统中表征系统运行状态的部件是程序计数器。二、单项选择题(10小题,每小题2分,共20分)1.定点16位字长的字,采用补码形式表示时,一个字所能表示的整数范围是A。A.-215~+(215-1)B.-(215-1)~+(215-1)C.-(215+1)~+215D.-215~+2152.如果X为补码,由[X]补求[-X]补是将B。A.[X]补符号位变反,其它各位不变B.[X]补连同符号位一起各位变反,末位加1C.[X]补除符号位外,各位变反,末位加1D.[X]补各位值保持不变3.主存贮器和CPU之间增加cache的目的是_A。A解决CPU和主存之间的速度匹配问题B扩大主存容量C扩大CPU中通用寄存器的数量D既扩大主存容量,又扩大通用寄存器的数量4.关于静态存储器、动态存储器,下面叙述中正确的是C。A.动态存储器依靠双稳态电路的两个稳定状态来分别存储0和1B.静态存储器速度较慢,但集成度稍高。动态存储器速度稍快,但集成度低。C.静态存储器速度较快,但集成度稍低。动态存储器速度稍慢,但集成度高。D.静态存储器依靠电容上的暂存电荷来存储信息,电容上有电荷为1,无电荷为0。5.动态RAM存储器的刷新是以D为单位进行的。A.存储单元B.存储芯片C.列D.行6.在寄存器间接寻址方式中,操作数会放在C中。A.通用寄存器B.地址寄存器C.主存单元D.程序状态字PSW第2页共5页7.CPU设计中采用微程序控制器的主要原因是因为产生的微信号D。A.功能强B.速度快C.数量多D.规范化8.微程序控制器的核心思想是把操作控制信号变成B。A.微地址B.微指令C.机器指令D.操作码9.微地址是指微指令D。A.在磁盘的存储位置B.在主存的存储位置C.在cache的存储位置D.在控制存储器的存储位置10微程序控制器中一般采用二级时序体制,它们是B和节拍脉冲。A.主状态周期B.节拍电位C.时钟周期D.存储周期三、填空题(20个空,每空1分,共20分)1.设机器数字长8位(含1位符号位),-47的原码是10101111;反码是11010000;补码是11010001。2.按IEEE754标准,一个32位浮点数它的符号位S是1位、阶码E是8位、尾数M是23位。其中阶码E的值等于指数的真值加上一个固定的偏移值127。3.(00111001)BCD所表示数据的10进制码是39D,16进制码是27H。4.某一RAM芯片,其容量为16K×16位,该芯片引出的地址线为14根,数据线为16根,如果从0000H开始编址,最大地址为3FFFH。5.Cache的地址映射方式有直接映射、全相联映射和组相联映射。6.控制器中产生程序下一条指令地址的器件是程序计数器PC。7.微程序控制器中,除公共的取指微指令外,微程序的入口地址是由机器指令的操作码字段形成的。8.微程序控制器的控存容量为256×36位,控制微程序转移条件共4个,则微指令的控制字段为24位、测试字段为4位,后继微地址字段为8位。四、机器补码运算(20分)机器数采用8位定点补码表示(含一位符号位),按补码加减规则计算下式,并按双符号法判断计算结果是否溢出,不溢出的给出十进制真值。(1)59x-64,11y-16,计算x–y。(10分)解:1)转换为二进制小数x=-0.1110110y=-0.1011000(1分)2)求补码[x]补=1.0001010[y]补=1.0101000[-y]补=0.1011000(3分)3)按双符号计算[x-y]第3页共5页11.0001010+)00.1011000[x-y]补=11.1100010(4分)4)未溢出,其真值x-y=-0.0011110=-15/64(2分)(2)x=-(111001)2,y=-(1010111)2,计算x+y。(10分)1)补全二进制x=-0111001y=-1010111(1分)2)求补码[x]补=11000111[y]补=10101001(3分)3)按双符号计算[x+y]补111000111+)110101001[x+y]补=101110000(4分)4)双符号10下溢出(2分)五、某计算机的主存地址为16位,按字节编址,假设数据cache中最多存放8个块,块的大小为256字节,求:(1)采用直接映射方式,给出主存地址各部分的组成和位数。(2)现有一主存单元地址1101011100101011,指出该单元是否在Cache中,若不在,如何映射到Cache中?(10分)解:1)求块内地址位数256=28,故w=8(4分)求cache地址位数cache的行数8=23故cache地址位数r=3求内存块号位数s=内存地址位数-w=16-8=8标记tag=s-r=8-3=52)内存地址各部分组成为:(2分)3)此单元不在cache中(2分)4)行号地址段=1112=7故将含有该单元的块调入cache中并放在第7行,第7行的标记更新为11010(2分)标记tagCache行地址r块内地址w538Cache块标记0块101011块2块3块4块7块6块5块1010000110000111000101110011001001111010→第4页共5页六、设CPU有16根地址线A0~A15、16根数据线D0~D15和R/W读写控制信号。设计一个容量32K×16的存储器系统,采用8K×8的SRAM存储芯片,要求:(1)计算存储系统需要的芯片数量;(2)设计并画出CPU和存储器的电路逻辑图;(3)标出每组的地址范围(10分)解:需要的芯片数=(32K/8K)×(16/8)=4组×2片=8片(3分)地址标注(2分)6000~7FFFH0000~1FFFH1000~3FFFH4000~5FFFHCSY3(11)Y2(10)Y1(01)Y0(00)2-4译码器CSCSCS8K×8SRAM8K×8SRAM8K×8SRAM8K×8SRAMA14A13A12~A0R/WD31~D0电路图(5分)第5页共5页七、如图所示,双总线结构CPU的数据通路,图中A,B为暂存寄存器,R1,R2为通用寄存器,IR为指令寄存器,PC为程序计数器,AR为地址寄存器,M为存储器,MR为存储器读控制,MW为存储器写控制,减法指令:SUBR2,[R1];含义是:用R2的内容减去以R1寄存器内容为地址的主存单元的内容,结果再存到R2中,ALU减法操作是A-B。画出该指令的周期流程图,并在右侧标出各个微命令信号序列。(10分)解:执行周期PC→ARM→BUSBUS→IRPC+1PC_B,LDARMRLDIRPC+1R2→AA-B→R2R2_B,LDA-,ALU_B,LDR2译码取指周期微命令R1→ARM→BUSBUS→BR1_B,LDARMRLDB(5分)(2分)(1分)(2分)
本文标题:五邑大学2018计算机组成原理试卷A含答案
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