全加全减设计

学校代码：学号：HefeiUniversity课程设计报告专业课程：数字电子技术基础年级专业（班级）：作者姓名：作者学号：完成时间：指导老师：目录目录........................................................................2一、设计题目.................................................................3二、设计目的.................................................................3三、设计时所用仪器和组件.....................................................3四、设计过程.................................................................31.组合逻辑电路设计一般步骤...........................................32.真值表.............................................................33.卡诺图.............................................................44.逻辑表达式.........................................................55.逻辑电路图.........................................................5五、设计思考总结............................................................7（一）总结...............................................................7（二）思考...............................................................7参考文献.....................................................................7一、设计题目设计一位全加全减器的组合逻辑电路二、设计目的1.掌握组合逻辑电路的功能测试2.验证全加器和全减器的逻辑功能3.学会二进制数的运算规律三、设计时所用仪器和组件根据组合逻辑电路表达式需要用到的元件为：方案一：2个半加器，1个同或门，1个异或门，1个或门方案二：2个74LS138方案三：用VHDL语言四、设计过程1.组合逻辑电路设计一般步骤设计组合逻辑电路的一般步骤如下：1)对实际逻辑问题进行逻辑抽象，确定输入、输出变量；分别对输入、输出变量的具体含义进行定义，然后根据输出与输入之间的逻辑关系列出真值表。2)根据真值表写出相应的逻辑函数表达式。3)将逻辑函数表达式化简，并转换成所需的形式。4)根据最简逻辑函数表达式画出逻辑电路图。2.真值表对问题逻辑抽象后，0S=0为全加器功能，A，B为加数，Ci-1为低位进位输入，S是本位和值，Ci是向高位的进位数。0S=1为全减器功能，A为被减数，B为减数，Ci-1为低位借位输入，S是本位差值，Ci是向高位的借位数。真值表如下：SoAiBiCi-1SiCi0000000001100010100011010100100101010110010111111000001001111010111011011100101101001110001111113.卡诺图由真值表画出卡诺图对逻辑表达式进行化简。卡诺图如下：图1Si输出的卡诺图BiCi-1SOAi00011110000101011010111010100101图1Ci输出的卡诺图BiCi-1SOAi00011110000010010111110010100111图24.逻辑表达式1)当0S=1为全加器功能；S=Ai○+Bi○+Ci-1Ci=Ai(Bi○+Ci-1)+BiCi-1当0S=0为全减器功能；S=Ai○+Bi○+Ci-1Ci=iA(Bi○+Ci-1)+BiCi-15.逻辑电路图方案一：根据逻辑表达式画出电路图。电路图如图所示：abcosoh_adderinstVCCSOINPUTVCCAINPUTVCCBINPUTVCCCINPUTabcosoh_adderinst4XNORinst5XORinst6OR2inst7SiOUTPUTCiOUTPUT方案二：根据真值表画出电路图。电路图如下：3:8DECODERABG1CG2ANG2BNY0NY1NY2NY3NY4NY5NY6NY7N74138inst3:8DECODERABG1CG2ANG2BNY0NY1NY2NY3NY4NY5NY6NY7N74138inst1VCCCi-1INPUTVCCAi-1INPUTVCCBi-1INPUTNAND4SiNAND4CiGNDVCCSOINPUTNOTinst6SiOUTPUTCiOUTPUT方案三：VHDL语言如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYJG5ISPORT(SO,A,B,C1:INSTD_LOGIC;Si,Ci:OUTSTD_LOGIC);ENDENTITYJG5;ARCHITECTUREoneOFJG5ISSIGNALSOABC1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINSOABC1=SO&A&B&C1;PROCESS(SOABC1)BEGINCASESOABC1ISWHEN0000=Si='0';Ci='0';WHEN0001=Si='1';Ci='0';WHEN0010=Si='1';Ci='0';WHEN0011=Si='0';Ci='1';WHEN0100=Si='1';Ci='0';WHEN0101=Si='0';Ci='1';WHEN0110=Si='0';Ci='1';WHEN0111=Si='1';Ci='1';WHEN1000=Si='0';Ci='0';WHEN1001=Si='1';Ci='1';WHEN1010=Si='1';Ci='1';WHEN1011=Si='0';Ci='1';WHEN1100=Si='1';Ci='0';WHEN1101=Si='0';Ci='0';WHEN1110=Si='0';Ci='0';WHEN1111=Si='1';Ci='1';WHENOTHERS=NULL;ENdCASE;ENDPROCESS;ENDARCHITECTUREone;仿真波形图如下：五、设计思考总结（一）总结全加器是在半加器的基础上建立的，两者有有共同之处，也有不同之处，全加器增加了低位向本位的进位；全减器主要思想与全加器相同，只是把进位改成借位；我们想了三种方法，仔细想想还有其他的方法，并不是只有这三种。在同一个真值表下，可以有不同的电路，实际生活中我们应该选择最适合的方法。事实上，用VHDL语言是最简便的方法，也是日后我们所面对最快捷的工具，但是我们必须学会基本门电路和大规模集成电路的使用方法，这是基础，将会在未来起到很大的作用。（二）思考（1）如何利用一位二进制全加器电路实现多位二进制加法器的设计？答：只要一次将低位全加器的“进位输出端”接到高位全加器的“进位输入段”就可以了。最终的结果是由最高位全加器的进位输出端和每一位全加器的本位输出端组成，从高位到低位依次读出。（2）如何提高全加器的工作速度，如何改进进位的方式？答：采用并行进位的方式，可以使高位和低位不再存在依赖关系，可以同时计算，这样就可以提高运算的速度。参考文献科学出版社《数字电子技术基础》编著潘松陈龙黄继业