第四章 组合逻辑电路(电子、)

第四章组合逻辑电路数字逻辑电路组合逻辑电路时序逻辑电路输入：逻辑关系：Fi=fi(X1、X2、…、Xn)i=(1、2、…、m)输出：X1、X2、…、XnF1、F2、…、Fm一、组合电路特点：电路由逻辑门构成不含记忆元件输出无反馈到输入的回路输出与电路原来状态无关第一节组合电路的分析方法第二节组合电路的设计方法第三节常用集成组合逻辑电路第四节组合逻辑电路的竞争与险象学习要求主要内容1.任务：2.目的：3.方法：§1组合电路的分析方法确定已知逻辑图的逻辑功能。⑴写表达式；⑵化简变换；⑶列真值表；⑷功能描述。⑴了解电路功能⑵改进电路设计逻辑电路功能描述可用表达式、卡诺图、真值表等多种方法，这里特指用概括的文字进行功能描述。例：P82M解:⑴写表达式CNPQRCBAABACMBCAABBCNCBABCBAABCBAAABMAP4mABCCBANCMQ71mmCBABNABR2m例：MCNPQRCBAABCCBACBAPQRF7421mmmm)7,4,2,1(mABCCBACBACBA真值表ABCF00000011010101101001101011001111功能描述：三变量判奇电路电路改进：ABCCBACBACBAFCBACBABACABBA)()(=1ABF=1C返回F＝∑m(1,2,4,7)1.任务：根据功能要求，设计逻辑电路。2.方法：列真值表，写表达式，化简变换，画逻辑图。返回3.举例：三变量表决器射击游戏操作码形成器血型“输送—接受”列真值表时要进行逻辑变量假设例：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。1.逻辑假设。三个按键A、B、C按下时为“1”，不按时为“0”。输出量为F，多数赞成时是“1”，否则是“0”。2.根据题意列出逻辑状态表（真值表）。ABCF00000010010001111000101111011111逻辑状态表F＝∑m(3,5,6,7)ABC000111100100100111ABACBCCABCABF3.画出卡诺图：F＝∑m(3,5,6,7)4.根据逻辑表达式画出逻辑图。CABCABF&1&&ABCFCABCABCABCAB&&&&ABCFCABCABF若用与非门实现返回•全加器•编码器•译码器•数据选择器•数值比较器§3常用集成组合电路返回解：设：Ai---加数；Bi---被加数；Ci-1---低位的进位；Si---本位和；Ci---进位。2.设计一位全加器步骤：真值表，表达式，化简变换，逻辑图1.半加：不考虑从低位来的进位全加：相加过程中，既考虑加数、被加数又考虑低位的进位位。一、全加器AiBiCi-1SiCi00000001100101001101100101010111001111111iiiiiC)BA(C)BA(i1iiiiBABASiii1iiiiBA)BAB(CiiCA1iiiCBAii1iiiBAC)BA(逻辑图逻辑符号AiBiSi&=1=1Ci-1&≥1Ci1iiiiCBASiiiiiBCBACA)(1iAiBiCi-1SiCi∑CiCo实现多位二进制数相加的电路称为加法器。1)串行进位加法器3、多位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。C3S3C2S2C1S1C0S0C-1A3B3A2B2A1B1A0B0∑COCICOCI∑∑∑COCICOCICICICICICICICICI特点：进位信号是由低位向高位逐级传递的，速度不高。C0=A0B0+(A0⊕B0)C-1=G0+P0C-1C1=G1+P1C0=G1+P1G0+P1P0C-1C2=G2+P2C1=G2+P2G1+P2P1G0+P2P1P0C-1C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C-11iiiiCBASiiiiiiBACBAC1)(可见，Ci仅与Gi、Pi有关，即只与被加数、加数有关，可并行产生。超前进位产生器Ci=(Ai⊕Bi)Ci-1+AiBi=Gi+PiCi-1PiGi进位传输项进位产生项2）并行进位加法器（超前进位加法器）4.集成超前进位4位全加器及应用74LS28316151413121110974LS28312345678VCCB2A2S2B3A3S3CoTTL加法器74LS283引脚图S1B1A1S0B0A0CiGNDS3S2S1S0Co74LS283CiA3A2A1A0B3B2B1B0应用例1：8421BCD码转换成余3码分析：8421BCD＋0011→余3码输出口（和）→余3码BCD码0011余3码S3S2S1S0Co74LS283CiA3A2A1A0B3B2B1B0注意高低位顺序例2.运算电路3A2A1A0Co74LS283B3B2B1B0AMC3B'3B'2B'1B'0B3B2B1B03A2A1A0AS3S2S1S0D'3D'2D'1D'0iC=1=1=1=1分类：二、编码器编码：把特定含义的信息编成二进制代码。输出功能二进制编码器—输入2n个信号，输出n位代码二～十进制编码器—10个信号输入，BCD码输出一般编码器—输入间有约束优先编码器—按优先级别高低编码代表0～9十个数字1.二进制编码器（一般编码器）解：分析功能要求8个输入：设为X0～X7，且高电平有效。3位二进制代码输出：设为A、B、C。约束关系——不允许两个或两个以上输入信号同时有效（1）设计一个8/3一般编码器列真值表8位输入，其组合为28＝256种，真值表应有256行，但因为约束条件的存在，可以只列出简化真值表。简化真值表X0X1X2X3X4X5X6X7XiABC1000000001000000001000000001000000001000000001000000001000000001X0X1X2X3X4X5X6X7000001010011100101110111列表达式A=X4+X5+X6+X7B=X2+X3+X6+X7C=X1+X3+X5+X7列表达式A=X4+X5+X6+X7B=X2+X3+X6+X7C=X1+X3+X5+X7画逻辑图X0X1X2X3X4X5X6X7≥1≥1≥1ABC2.优先编码器例：某火车站，有特快、快车、普快三种列车请求发车信号，试设计发车信号电路。当输入有一个以上信号申请编码时，只对优先级别最高的信号进行编码。解：输入：特快请求信号A，高有效。快车请求信号B，高有效；普快请求信号C，高有效；输出：特快、快车、普快发车信号为F1、F2、F3高有效。表达式ABCF1F2F3000000001001010010011010100100101100110100111100真值表CBAFBAFAF321电路（略）ABCF1F2F30000001××10001×010001001简化真值表特快发车编码信号100快车发车编码信号010普快发车编码信号001VCCYSYEXI3I2I1I0Y0I4I5I6I7STY2Y1GND16151413121110974LS14812345678Y2Y1Y0YSYEXSTI7I6I5I4I3I2I1I0679151474LS1485432113121110(a)引脚排列图(b)逻辑功能示意图3、集成3位二进制优先编码器集成3位二进制优先编码器74LS148增加使能控制端，多用于键盘电路、计算机中断等。74LS148（功能表如下,P96）S01276543210YYYYYININININININININSTEX1××××××××11111011111111111100×××××××0000010××××××01001010×××××011010010××××0111011010×××01111100010××011111101010×01111111100100111111111101特点:※8个输入，低有效，高位优先※3位代码，反码输出※3个使能端：使能输入＝0编码＝1禁止使能输出＝1本片有请求＝0本片无请求扩展输出端＝1本片未编码＝0本片已编码STSYEXY利用和，可对74LS148进行扩展EXYSYYYYYYININSTSEX012701××11111011111100×000001………00111101①集成编码器分二进制编码器和二～十进制编码器两类.②集成二～十进制编码器,常称10/4编码器.例:74LS147,☆9个输入端,代表1～9九个数字,低有效,高位优先;☆4个输出端,反码输出。如9→0110,4→1011;☆1～9中如无申请,输出→1111,表示数字0的编码,即0的编码是隐含的。☆无控制端,扩展时不方便.③码盘是一种实现编码的器件.说明:译码——编码逆过程，将二进制代码的原意“翻译”出来，还原成原特定含义的信息。即每组代码有一个相应输出端为有效(高/低)电平，其余输出端为无效(低/高)电平。分类——按功能不同，分为:变量译码器—表示输入变量状态，2/4，3/8，4/16码制变换译码器—BCD/十，余3/十，格雷码/十显示译码器—驱动显示器件三、译码器返回特点—输入:n个变量，即n位代码，输出:2n个.即对应n个变量的2n种组合,每个输出对应一种输入代码，即一个n变量最小项。设计—举例三变量译码器的设计。（真值表，表达式，变换，逻辑图）1、变量译码器（二进制译码器）解:输入:3个变量，设为A,B,C。输出:23＝8个.设为Y0～Y7高有效。也可设为低有效设计举例（续）说明—译码器是多输入、多输出组合逻辑电路，每个输出对应一个n变量最小项——也称最小项发生器。真值表76543210YYYYYYYYBCA0001000000000101000000010001000000110001000010000001000101000001001100000001011100000001表达式CBAYCBAYCBAYCBAY7210电路（略）集成变量译码器2/4译码器74LS139CD45563/8译码器74LS1384/16译码器74LS154以74LS138（3/8译码器）进行说明:图形符号07G76543210YYYYYYYYA2A1A0STASTBSTC一般符号说明：有3个变量输入端A2A1A0(ABC)有8个输出端Y0…Y7，低译中（低有效）有3个使能端STA、STB、STC功能表76543210YYYYYYYYBCASTSTSTCBA0××××11111111×1×××1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110⑴⑵2片138(3/8)4/16译码器（也可扩成5/32、6/64译码器）4/16译码器输入端:4个,A3～A0输出端:16个,Y0～Y15A3=0时,⑴片工作如A3～A0=0011→Y3=0A3=1时,⑵片工作如A3～A0=1011→Y11=0①扩展应用：Y3Y110011101101234567012AAASTSTSTAAAAAAAACBA10000000～1180H～83H10000100～1184H～87H100010∶88H～8BH100011∶8CH～8FH100100∶90H～93H10010194H～97H10011098H～9BH1001119CH～9FH地址线信号线口地址输出76543210YYYYYYYY数据总线就U0～U7片选而言,A1A0可取任意值。②地址分配(见P100)③构成数据分配器STA=1，STBSTC作数据输入端D。随着A2A1A0的变化，可将数据D分配给Y0…Y7。得到受3位地址控制的1线/8