28-吴汉富-FPGA-实验二---多位加法器

桂林电子科技大学实验报告2019-2020学年第2学期开课单位电子信息学院适用年级、专业2017级电子信息科学与技术Z课程名称FPGA技术及应用-课内实验主讲教师覃琴课程序号BS6222003X3-03课程代码BS6222003X3实验名称多位加法器的原理图设计实验学时2学时学号171602010528姓名吴汉富第1页共7页实验二多位加法器的原理图设计一、实验目的①进一步掌握QuartusII原理图输入法的编辑、编译(综合)、仿真和编程下载的操作过程。②掌握用原理图输入法设计4位加法器电路的方法，并通过电路仿真和硬件验证，进一步了解4位加法器的功能。③在QuartusII软件中，掌握用原理图进行项层设计的方法。二、实验原理4位加法器的元件符号如图2.1所示，其中A[..0]和B[3..0]是加法器的两个4位二进制数加数输入端，CIN是低位进位输入端，SUM[3..0]是加数之和输出端，COUT是向高位进位的输出端。图2.14位加法器元件符号三、实验设备①DEDA实训仪1台。②计算机1台(装有QuartusⅡ软件)。四、实验内容在QuartusII软件中，将实验一中的1位全加器电路生成1个元件符号，然后新建一个4位加法器的工程，利用生成的1位全加器元件，用原理图的方法设计出4位的加法器电路，然后进行编辑、编译(综合)、仿真，引脚的锁定，并下载到EDA实训仪中进行验证。注:用EDA实训仪上的拨动开关S3~S0作为加数A，S7~S4作为加数B，S8作为低位进位输入端CIN,用数码管SEG0作为和输出端SUM[3..0],用发光二极管L0作为进位输出端COUT第2页共7页五、实验预习要求①查阅资料，复习有关多位加法器的内容，并认真阅读实验指导书，分析、掌握实验原理。②利用实验一中的1位全加器电路生成的元件符号，设计出4位加法器的电路图六、实验总结①进一步总结用QuartusII软件的原理图输入法进行数字电路设计的方法及步骤。1、建立工程项目(文件夹、工程名、芯片选择);2、编辑设计文件(元件、连线、输入输出、检查电路正确性);3、时序仿真(波形验证设计结果);4、引脚锁定(参考文件锁定输入输出引脚);5、编译下载;6、硬件调试。②对本次实验进行总结并完成思考题。本次实验使用QuartusII软件，利用原理图输入设计方法设计一个4位加法器和一个8位加法器，实验板采用数码管作为sum显示,LED作为输出cout显示(LED亮，表示高电平“1”，LED灭，表示低电平“0”，)通过实验，加深了对全加器电路的理解，更进一步了熟悉了QuartusII软件，老师领进门，学艺靠自身，今后我会更加努力学习FPGA技术，争取有一技之长，以后能找到一个好的工作。实验结果如下：1.原理图这个原理图是根据一位全加器真值表设计的，利用了三个输入二个输出、二个异或、二个与门和一个或门设计成的。第3页共7页2.波形图2.1功能仿真波形图：可以看出运行结果是对的，输入a为0100，b为0010，CIN为1时。输出是SUM为0111，out4为0和真值表一样。2.2时序仿真波形图：时序仿真时，可以看到输出总有些许延迟的，输出比输入延迟了18ns左右。3.实验结果图：使用模式1，输入a为1000、b为1001、CIN为1时，输出SUM为0010、cout为1。第4页共7页4、引脚锁定输入a[3..0]为30、15、14、13引脚、b[3..0]为12、11、10、8引脚、CIN为127引脚，输出sum[3..0]为46、45、44、43引脚、otu4为101引脚。七、思考题参考4位加法器的设计过程，设计出8位加法器电路。要求先完成8位加法器的原理图输入，然后完成编译(综合)、仿真、引脚锁定、编程下载和硬件验证操作。1.8位加法器的原理图这个原理图是根据一位全减器真值表设计的，利用了三个输入二个输出、二个异或、一个非门和三个与非门设计成的。第5页共7页2.全减器波形图2.1全减器功能仿真波形图：可以看出运行结果是对的，输入a为10101100，b为01010110，CIN为1时。输出是SUM为00000011，out4为1和真值表一样。2.2全减器时序仿真波形图：时序仿真时，可以看到输出总有些许延迟的，输出比输入延迟了18ns左右。3.全减器实验结果图：使用模式1，输入a为10000000、b为10000000、CIN为1时，输出SUM为00000001、cout为1。第6页共7页4、引脚锁定输入a[7..0]为30、15、14、13、12、11、10、8引脚，b[7..0]为41、40、39、38、37、35、34、33、31引脚，CIN为127引脚，输出sum[7..0]为57、56、48、47、46、45、44、43引脚，otu4为101引脚。